제목 이 문서는 <최종본 예.hwp> 입니다.

A Study on the Design of Testable CAM using MTA Code

홍 길 동* ․ 일 지 매** ․ 이 순 신*** ․ 장 영 실+

(Gil-Dong Hong ․ Ji-Me Il ․ Soon-Sinl Lee ․ Young-Sil Jang)

Abstract - As the increasing integrity of VLSI, the BIST(Built-In Self Test) is used as an  effective method to test chips. Generally the pseudo-random test pattern generation is used for BIST. But it requires too many test patterns when there exist random resistant faults. Therefore we propose a mixed test scheme which applies to the circuit under test, a deterministic test sequence followed by a pseudo-random one. This scheme allows the maximum fault coverage detection to be achieved, furthermore the silicon area overhead of the mixed hardware generator can be reduced.

Key Words : BIST, LFSR, CAM, Test Pattern Generator, FSM (Key Word 는 영문으로 작성)

1. 서  론

평일 단기전력수요 예측을 위한 최적의 지수평활화 모델 계수 선정

ISSN 1229-800X(Print)

The Transactions P of the Korean Institute of Electrical Engineers Vol. 62P, No. 2, pp. ～?, 2013

http://dx.doi.org/10.5370/KIEEP.2018.67.1.00

오늘날 VLSI 회로를 테스팅하는 데 있어서 어려운 점은 본질적으로 검침(probing)을 위해 내부 접점에 접근하기 어려운데 기인한다. 이와 같은 VLSI를 테스트하기 위해 회로 내에서 패턴을 만들기 위해 메모리 소자를 사용해서 테스트 패턴 생성기(TPG : Test Pattern Generator) 같은 추가 로직으로 묶는 것이다[1]. 결과 분석도 출력결과 분석기(ORA : Output Response Analyzer) 등을 통해 칩 내에서 이루어 질 수 있다[2]. 이와 같은 방법을 내장된 자체 테스트라고 한다. 현재로서는 BIST가 가중되는 회로의 복잡도와 집적도에 기인한 테스트 문제를 해결할 최적의 해결책으로 여겨지고 있다[3].만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

+ Corresponding Author : Dept. of   Electrical and

Electronic Engineering, Kiee Univerity, Korea.

E-mail:

http://orcid.org/0000-0002-7391-XXXX

*  Dept. of Electrical and   Electronic Engineering,

Kiee Univerity, Korea .

Received : July 14, 2012; Accepted : November 28, 2012

그림  내장된 자체 테스트 구조

Fig. 1 BIST architecture

본 논문에서 채택하는 방법은 혼합 테스트 구조이다. 이것은 의사 무작위 테스트를 수행하고 그것으로 잡아내기 어려운 고장을 결정 테스트로 해결하는 방식이다[4]. 무작위 저항 고장에 대한 패턴만을 FSM을 이용해서 가해주고 나머지 고장은 의사 무작위 패턴생성으로 잡아주는 방식을 채택하였다[5].

2. 혼합 테스트

최근 BIST를 구현하는데 있어 고려해야 할 점은 효율성, 스피드, 경제성 등이다[6]. 최대의 고장 검출률을 유지하면서 오버헤드를 줄일 수 있는 방법은 결정 테스트와 의사 무작위 테스트를 혼용하는 혼합 테스트를 사용하는 것이다. 의사 무작위 테스트 저항 고장에 대해서만 결정 테스트를 하는 것이 합리적이다[7]. 이와 같은 방법을 내장된 자체 테스트라고 한다. 현재로서는 BIST가 가중되는 회로의 복잡도와 집적도에 기인한 테스트 문제를 해결할 최적의 해결책으로 여겨지고 있다[3].만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

우리는 이 의사 무작위 테스트 저항 고장을 다음과 같이 정의한다. 우선 LFSR/SR을 사용하여 무작위 패턴을 얻어 고장 시뮬레이션을 수행하여 320개의 패턴이 연속적으로 고장을 검출하지 못한 순간 이후의 고장을 무작위 저항 고장으로 정의하고, 그 때까지를 의사 무작위 테스트 길이로 정하였다.만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다.

2.1 내장된 차체 테스트

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다.

총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다. 이와 같은 방법을 내장된 자체 테스트라고 한다. 현재로서는 BIST가 가중되는 회로의 복잡도와 집적도에 기인한 테스트 문제를 해결할 최적의 해결책으로 여겨지고 있다[3].만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

2.1.1 패턴 생성

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다.

그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다.

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다.

그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다. 만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다.

이와 같은 방법을 내장된 자체 테스트라고 한다. 현재로서는 BIST가 가중되는 회로의 복잡도와 집적도에 기인한 테스트 문제를 해결할 최적의 해결책으로 여겨지고 있다[3].만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다.

테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다. 혼합 테스트에서는 Lp 개의 의사 테스트와 Ld 개의 결정 테스트가 필요하다. 따라서 최대 Lp + Ld 개의 테스트가 가해진다. 이와 같이 Lp + Ld 개의 테스트에 의한 c5315의 시뮬레이션 결과가 그림 에 있다.

[eqn: P_Nj = 1 - (1-P_j )^N]                 (1)

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다. 만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다.

만일 256개의 의사 무작위 패턴이 가해졌을 때, 66개의 결정 패턴만을 가하면 고장 검출률 100%를 보장할 수 있다. 따라서 총 322개의 패턴으로 고장 검출률 100%를 얻을 수 있는 것이다. 그리고 의사 무작위 패턴을 더 많이 가하면 총 테스트 수는 길어지지만 Ld 값을 줄일 수 있다. 총 5440개의 테스트로 100%를 얻을 수 있는 무작위 테스트보다 테스트시간을 상당히 단축시킬 수 있다.

3. 결  론

본 논문에서 제안된 BIST 혼합 테스트 구조는 테스트 대상 회로에 FSM으로 결정 테스트를 가하고 그 후에 의사 무작위 테스트를 가하는 것이다. 따라서 복잡하고 실질적인 고장 모델에 대해 적은 테스트 패턴 수를 가지고 최대의 고장 검출률을 얻을 수 있다. 그리고 생성기의 면적을 줄이기 위해 몇몇 플립플롭들은 공유된 구조를 사용하였다. 만일 더 적은 하드웨어 추가를 필요로 한다면, 좀더 긴 혼합 테스트를 테스트 대상 회로에 가하면 가능하다.

오버헤드가 큰 경우를 해결하기 위해 무작위 부분을 강화시키는 방법을 생각 할 수 있다. 이를 위해 가중 무작위 테스트와 결정 테스트를 동시에 수행하는 혼합 테스팅 기법 등을 생각 할 수 있을 것이다. 만일 더 적은 하드웨어 추가를 필요로 한다면, 좀더 긴 혼합 테스트를 테스트 대상 회로에 가하면 가능하다. 오버헤드가 큰 경우를 해결하기 위해 무작위 부분을 강화시키는 방법을 생각 할 수 있다. 이를 위해 가중 무작위 테스트와 결정 테스트를 동시에 수행하는 혼합 테스팅 기법 등을 생각 할 수 있을 것이다.

오버헤드가 큰 경우를 해결하기 위해 무작위 부분을 강화시키는 방법을 생각 할 수 있다. 이를 위해 가중 무작위 테스트와 결정 테스트를 동시에 수행하는 혼합 테스팅 기법 등을 생각 할 수 있을 것이다. 만일 더 적은 하드웨어 추가를 필요로 한다면, 좀더 긴 혼합 테스트를 테스트 대상 회로에 가하면 가능하다. 오버헤드가 큰 경우를 해결하기 위해 무작위 부분을 강화시키는 방법을 생각 할 수 있다. 이를 위해 가중 무작위 테스트와 결정 테스트를 동시에 수행하는 혼합 테스팅 기법 등을 생각 할 수 있을 것이다.

표    1 고장 시뮬레이션 결과

Table 1 Fault simulation results

	Test	Simulation	Results
C432	98.65	6.88	100
C499	98.40	6.12	100

감사의 글

본 연구는 2010년도 ○○○ 지원본부의 지원에 의하여 이루어진 연구로서, 관계부처에 감사 드립니다.

References [영문으로 작성]

[1]  A. Ghosh, S. Devadas, K. Keutzer and J. White,

“Estimation of Average Switching Activity in Combinational and Sequential Circuits,” ACM/IEE Design Automation Conf., pp. 253-259, 1992.

[2]  F.N. Najm, “A Survey of Power Estimation Techniques in VLSI Circuits,” IEEE Trans. on VLSI Systems, pp. 446-455, Dec. 1994.

[3]  J. Monteiro, S. Devadas, and B. Lin, “A Methodology for Efficient Estimation of Switching Activity in Sequential Logic Circuits,” ACM/IEEE Design Automation Conf., pp. 12-17, 1994.

[4]  R. Burch, F. N. Najm, P. Yang, and T. N. Trick, “A Monte Carlo Approach for Power Estimation,” IEEE Trans. on VLSI systems, vol. 1, no. 1, pp.63-71, March 1993.

[5]  A. Papoulis, Probability, Random Variables, and Stochastic Processes, 3rd Edition, New York: McGraw-Hill, 1991.

저   자   소   개

저 자 명(영문 저자명)

저자이력

→ 저자명은 10 point, 줄간격은 150%, 본문은 8.5point,

줄간격은 150%, 저자소개의 사진은 저자가 직접            스캔하여  삽입.

※ 저자사진 크기(22mm×25mm)

→ 입력-틀-글상자를 선택한후

가로 50mm, 세로 10mm을 지정

안여백 0, 0, 0, 0,  밖여백 0, 0, 0, 10

위치는 글자, 틀 배치는 자리차지를 지정한 후 완료

13point, 진하게, 글자사이는 3칸 띄어쓰기.