2.1 제안하는 3레벨 LLC 컨버터 회로와 스위칭 기본 원리

그림 1 제안하는 풀브릿지 다이오드 클램프 3레벨 LLC 컨버터 회로

Fig. 1 Circuit diagram of the proposed full-bridge diode-clamped three-level LLC converter

그림 1은 제안하는 풀브릿지 다이오드 클램프 3레벨 LLC 공진형 컨버터를 나타낸다. 입력 전압 Vdc를 분압하는 두 개의 직렬 연결된 커패시터 Cdc1, Cdc2가 DC-link단을 구성하고, 다이오드 클램프 3레벨 풀브릿지 회로를 통해 공진 인덕터-공진 커패시터-자화 인덕터 (Lr-Cr-Lm)으로 구성된 공진 탱크단에 선형 변조되는 레그 전압 Vleg (=VAB)를 출력한다. 권선비 n:1:1 센터탭 변압기를 통해 일차측에서 넘어온 공진 전류는 2차측 출력 다이오드 Do1, Do2, 출력 필터 커패시터 Co로 구성된 정류단을 거쳐 부하 RL의 전압을 Vo로 제어한다. 고정주파수 방식으로 구현되므로 Lr, Cr, Lm은 일반적인 공진점 동작 조건에서의 수동소자 설계법으로 쉽게 설계할 수 있다 ⁽¹⁰⁾.

그림 2는 풀브릿지 다이오드 클램프 3레벨 topology에 적용된 MNRV DPWM에 대해 지령전압의 위치에 따른 기준벡터 선정과 클램핑 모드에 따른 스위칭 패턴을 설명하고 있다. 3레벨에서는 한 레그당 3단계의 계단 전압이 출력 가능하므로 여기서 이를 0, E, 2E 벡터로 명명한다. 지령전압 Vcmd가 E와 2E의 범위에 존재하면 이 영역을 Large Vector Region (LVR)라 하고 0에서 E 사이에 존재하면 Small Vector Region (SVR)이라 명명한다. MNRV DPWM에서는 스위칭 redundancy를 줄이고 스위칭 손실을 저감하기 위해 스위칭 레그가 Vdc/2로 클램핑된 Upper Clamping Mode (UCM)과 -Vdc/2로 클램핑된 Lower Clamping Mode (LCM) 두 가지 Clamping Mode (CM)를 사용한다. 여기서 (2x)와 (x2)는 각각 A상 레그와 B상 레그가 양의 DC 레일로 클램핑된 UCM을 의미하고, 반대로 (0x), (x0)는 각각 A상 레그와 B상 레그가 음의 DC 레일로 클램핑된 LCM을 의미한다. 한편, DC-link 커패시터의 충방전에 관계되는 기준벡터는 E로써 이는 Vdc/2 전압에 해당하고 이를 표현할 수 있는 leg A, B의 스위칭쌍은 (21), (10)가 존재한다.

(21)의 충방전 특성은 DC로써 이 기준벡터를 사용하면 Cdc1의 전압이 방전되고, Cdc2의 전압이 충전됨을 의미한다. 반대로 (10)의 충방전 특성은 CD로써 (21)과 반대가 된다. 즉, 기준벡터 E를 선택할 때를 DC-link 커패시터의 전압 상태에 따라 (21)과 (10)을 능동적으로 선택하면 DC-link 커패시터의 전압 편차가 제어됨을 의미한다. 스위칭 회수를 최소화하기 위해 단위 스위칭 주기 (=공진 주기) 동안에는 CM를 1이나 -1로 고정하게 된다. UCM (CM=1)과 LCM (CM=-1)에서의 스위칭 패턴은 그림 2(b)와 같이 결정된다. Vcmd<0에서의 충방전 특성과 스위칭 패턴은 Vcmd>0에서의 특성과 대칭이므로 설명은 생략한다.

그림 2 풀브릿지 다이오드 클램프 3레벨 topology에 적용가능한 MNRV　DPWM: (a) Vcmd 위치에 따른 기준벡터 선택, (b) 클램프 모드에서의 스위칭 패턴

Fig. 2 MNRV DPWM applicable to full-bridge diode-clamped 3-Level topology: (a) reference vector selection according to the Vcmd position and (b) switching patterns in clamped mode

2.2 제어 알고리즘

그림 3은 제안하는 컨버터의 제어 블록도를 나타낸다. 앞서 설명한 바와 같이 Vdc1와 Vdc2의 크기에 기반하여 CM이 결정되고, 출력 전압 정전압 제어기 출력값인 Vampl에 공진 주기 T(=2π(LrCr)0.5)로 ±1 스윙하는 사각파를 곱하여 지령치 Vcmd를 생성한다. 한편, Vcmd를 기반으로 클램핑된 A/B 상 스위칭 패턴을 생성하기 위해 min, max에 기반한 ±180° DPWM 기법을 적용하여 식 (1)의 Voffset 전압을 계산하여 A상, B상의 원래 지령치인 Vcmd/2와 -Vcmd/2에 더해준다 ⁽¹¹⁾. UCM과 LCM에서 Vcmd의 부호에 따른 각 상의 지령치는 Voffset이 더해진 후 식 (2)로 결정된다. Vcmd,A와 Vcmd,B는 Carrier와 비교된 후 각 A상, B상의 상위 스위치 2개의 스위칭 상태를 결정하고, 하위 스위치 2개는 상위 스위치 2개에 각각 상보적으로 동작한다. 한편, 여기서 Carrier는 Vleg sag 형태에 따라 CM이 변동할 때마다 초기값과 방향이 달리 결정된다 ⁽⁶⁾.

그림 3 제어 블록도

Fig. 3 Control block diagram

3.1 모드 분석

여기서는 제안하는 다이오드 클램프 3레벨 LLC 공진형 컨버터의 회로 동작에 대해 분석한다. 그림 4에서 보듯이 회로 동작 상태는 크게 CM과 Vcmd의 부호에 의해 결정된다. 그림에서 괄호 안의 숫자는 A, B 상의 스위칭 상태를 의미하고, 붉은색 음영은 각 회로 상태에서의 전류 흐름을 의미한다. 회로 상태 (20), (02)는 LVR에서만 사용되고, (22), (00)은 SVR에서만 사용된다. 반면, 회로 상태 (21), (12), (10), (01)은 LVR, SVR에서 공통으로 사용되는데 모두 기준 벡터 E 또는 -E 벡터에 해당되는 것으로서 DC-link 커패시터의 충방전에 영향을 미치게 된다. Vcmd의 극성에 관계없이 UCM에서는 DC 특성, 즉, Cdc1은 방전, Cdc2는 충전의 특성을 띄고, LCM에서는 CD 특성으로 반대이다. 따라서, CM에 따라 이들 벡터의 선택에 따라 DC-link 커패시터의 전압 편차가 조절될 수 있다.

그림 5는 공진탱크의 등가회로를 나타낸 것으로써 회로 우측의 스위치가 닫힘 상태에서는 출력 다이오드가 도통하여 자화 인덕터가 nVo에 의해 클램프되고, 열림 상태에서는 변압기 2차측이 1차측과 분리되어 Lm이 Lr-Cr과 더불어 공진에 관여한다. Vleg는 LVR, SVR, Vcmd 극성에 따라 0, ±Vdc, ±Vdc/2 중 하나로 결정된다.

그림 4 회로 동작 상태 : (a) Vcmd>0, (b) Vcmd<0 in UCM, (c) Vcmd>0, (d) Vcmd<0 in LCM

Fig. 4 Circuit operating states when (a) Vcmd>0, (b) Vcmd<0 in UCM and when (c) Vcmd>0, (d) Vcmd<0 in LCM

그림 5 공진탱크의 등가회로

Fig. 5 Equivalent circuit of resonant tank

그림 6은 위의 기본 동작 상태 해석에 따라 제안하는 컨버터의 동작 모드를 나타낸다. 여기서는 Vleg Sag 유형 중 Middle Sag에 대해 정상상태에서 CM이 ±1로 교번하는 상태를 가정하였다. 즉, 한 cycle 동안 UCM으로 동작하고 그 다음 cycle에서 LCM으로 동작한다. 한 cycle 동안의 동작은 대칭적인 half cycle의 반복이고, LCM에서의 동작은 UCM의 동작과 교차 대칭적인 특성이 있으므로, 여기서는 LVR 조건에서 UCM에서의 half cycle 동안의 동작 모드에 대해 분석한다. UCM에서 Vcmd>0에서 동작 상태는 아래 4가지 모드로 구분된다.

모드 1[t0,t1] 이때의 스위칭 상태는 (20)로써 t0에서 CM은 LCM에서 UCM으로 변경되며 A상 상위 스위치 QA1, QA2가 음의 공진 전류 ILr로 인해 모두 ZVS 조건에서 turn on 된다. B상의 상위 스위치 QB1, QB2는 모두 turn off 된다. Vleg는 Vdc가 되어 Lr-Cr 공진 탱크에 입력되고, Lm은 Do1의 도통으로 nVo전압으로 클램프된다. 이 모드에서는 DC-link 커패시터의 중성점이 floating되어 커패시터 전압 편차가 발생하지 않는다. t1에서 QB2가 turn on (QB4가 turn off)되면 모드 1은 종료된다. 공진 전류와 공진 전압 VCr은 식 (3)으로 결정된다. 여기서 Vleg=Vdc, ILr(0)와 VCr(0)는 t0에서 ILr과 VCr의 초기값을 의미한다. 특성 임피던스 Z=(Lr/Cr)0.5, 공진 각주파수 ω=1/(Lr·Cr)0.5이다.

그림 6 Middle Sag의 LVR에서의 동작 파형

Fig. 6 Operating waveform of Middle Sag at LVR

모드 2[t1,t2] t1에서 QB4가 turn off 되면 커패시터 중성점이 B상에 연결되어 Cdc1과 Cdc2가 각각 0.5ILr의 전류로 방전, 충전된다. 이때의 스위칭 상태는 (21)이다. Vleg는 Vdc/2가 되어 Lr-Cr 공진 탱크에 인가되는 전압이 감소하여 공진 전류의 기울기가 급격히 변화한다. Lm은 여전히 Do1의 도통으로 nVo전압으로 클램프된다. t2에서 QB2가 turn off (QB4가 turn on)되면 모드 2는 종료된다. 공진 전류와 공진 전압은 식 (3)으로 결정된다. 단, 여기서 Vleg=Vdc/2, ILr(0)와 VCr(0)는 t1에서의 ILr과 VCr의 초기값이다.

모드 3[t2,t3] t2에서 QB4가 turn on 되면 스위칭 상태는 (21)가 되어 모드 1과 동작이 동일하다. 모드 3은 t3에서 ILr=ILm이 되면 종료되고, 이때 Do1은 ZCS turn off된다.

모드 4[t3,t4] t3에서 ILr=ILm이 되면 변압기 2차측이 1차측과 분리되어 Lm이 공진에 참여하여 공진주기가 길어진다. 이 모드는 Vcmd의 극성이 음으로 바뀔 때까지 지속된다. 공진 전류와 공진 전압은 식 (4)으로 결정된다. 여기서 Vleg=Vdc, ILr(0)와 VCr(0)는 t3에서 ILr과 VCr의 초기값을 의미한다. 특성 임피던스 Z′=[(Lr+Lm)/Cr]0.5, 공진 각주파수 ω′=1/[(Lr+Lm)·Cr]0.5이다.

3.2 전압 게인

여기서는 기본파 분석 (First Harmonic Analysis, FHA)에 의해 입력-출력 전압 전달 게인 M을 도출한다 ⁽¹⁰⁾. 그림 7은 Vleg Sag 유형별로 LVR, SVR에서의 Vleg 파형을 나타낸다.

그림 7 LVR과 SVR에서의 Vleg 파형: (a) Middle, (b) Edge, (c) End Sags.

Fig. 7 Vleg of (a) Middle, (b) Edge, and (c) End Sags at LVR and SVR

Middle Sag는 [π/2-α,π/2+α] 구간 동안 전압 sag 형태를 띄고, Edge Sag는 [0,α], [π-α,π] 구간 동안, End Sag는 [π-α,π] 구간 동안 전압 sag 구간이 존재한다. 각 Sag 유형별 기본파 성분은 식 (5)-(7)과 같다. LVR 조건에서 Middle/Edge Sag에서 half cycle 동안 지령 전압 Vcmd와 Vleg의 면적이 같다는 것을 이용하면 식 (8)과 같이 α와 m의 관계를 얻을 수 있다. 여기서 m=Vcmd/Vdc로써 지령전압에 대한 modulation index를 의미한다. 마찬가지로 SVR과 End Sag 유형에 대해서도 비슷한 결과를 얻을 수 있고 이에 대한 결과는 식 (9), (10)과 같다.

풀브릿지 LLC 공진형 컨버터의 M은 식 (11)과 같이 표현할 수 있는데, 동작 주파수와 Lm/Lr의 비, quality factor에 관련된 항목 VFLm/VFleg은 공진점에서 항상 1이 된다.

한편, nVo/VFLm는 식 (12)와 같이 나타낼 수 있고, 여기서 Gb(≥1)는 DCM 동작에서의 gain boosting 효과를 나타내는 것으로 일반적인 주파수 스윕형 LLC 공진형 컨버터의 Below 영역에서의 gain 증가 효과를 의미한다 ⁽¹²⁾.

nVo/VFLm=1로 가정하고 식 (5)-식 (10)을 활용하여 Vleg Sag 유형별로 M을 계산한 결과 (실선)를 그림 8에 나타내었다. 또한, Gb 효과를 반영한 시뮬레이션 결과 (점선)도 함께 표시하였다. 여기서 사용된 회로 동작 조건은 다음과 같다.: Vdc=700V, n=1.7, fr=10kHz, Lr=0.274mH, Lm=1.096mH, Cr=924nF, RL=24.5Ω.

m이 증가할수록 Gb 효과가 감소하여 계산 결과와 시뮬레이션 결과가 수렴하는 것을 확인할 수 있다. 또한, SVR에서 Edge Sag와 End Sag의 Vleg 파형은 시비율이 존재하는 동일한 bipolar 구형파 형태를 나타내므로 M 또한 동일한 결과를 나타낸다. LVR에서 End Sag의 gain boosting 효과가 크게 나타나는 것은 Vleg와 Vcmd의 위상차 때문으로 Vleg에 포함된 고조파 성분이 gain에 영향을 미치는 것으로 판단된다. 하지만, 실제 동작 조건에서는 최대 효율을 위해 m을 크게 설계하여 Gb의 영향이 작아지고 PAM 폐루프 제어시 Gb로 인한 gain의 차이는 단지 m의 증가/감소로 귀결된다.

그림 8 Vleg Sag 유형별 전압 게인: (a) Middle, (b) Edge, (c) End Sags

Fig. 8 Voltage gains of (a) Middle, (b) Edge, and (c) End Sags

4.1 공진 전류/전압

여기서는 스위치 소자와 수동 소자를 선정하는데 기본이 되는 공진 전류와 공진 전압의 피크값을 계산하고자 한다. 그림 9는 Vleg Sag 유형에 따라 정상상태에서의 공진 전류 모양을 나타낸다. 계산의 편의를 위해 Sag 구간에서 발생하는 공진 전류 기울기의 변화는 무시하고 이상적인 정현파로 가정한다. LVR의 대부분의 동작 영역에서 Middle Sag는 연속 도통 모드로 가정할 수 있다. 반면, Edge와 End Sag는 각주파수가 ω/(1-δ)로 증가한 불연속 도통 모드로 볼 수 있다. 여기서 δ는 반주기 동안 불연속 도통 구간의 비율을 의미한다. Edge Sag의 경우 Vcmd 극성이 바뀔 때 Vleg 계단 전압이 0.5Vdc로 낮아서 출력 다이오드가 바로 도통되지 않기 때문에 공진 전류는 Vleg 대비 δπ 만큼의 위상 delay가 생기게 된다. 이러한 형태를 가정하고 반주기 동안 ILr와 ILm의 차이의 적분 평균값이 출력 전류 Io의 1/n배 임을 이용하여 ILr의 피크값을 식 (13)으로 나타낼 수 있다. 그림 10은 Vleg Sag 유형별 δ에 따른 ILr의 피크값을 Middle Sag의 값으로 정규화한 결과이다. δ가 증가할수록 Middle, End, Edge 순으로 공진 전류 피크값이 증가함을 알 수 있다. 이는 Middle Sag 유형이 Hard 스위칭이 다소 많아 스위칭 손실이 높지만 대전류 조건에서는 유리함을 의미한다 ⁽⁶⁾. 한편, 공진 전압의 피크값은 식 (14)로 결정된다.

그림 9 ILr, ILm 전류 파형: (a) Middle, (b) Edge, (c) End Sags

Fig. 9 ILr, ILm current waveform of (a) Middle, (b) Edge, and (c) End Sags

그림 10 Vleg Sag 유형별 δ에 따른 정규화된 공진 전류 피크값 비교

Fig. 10 Comparison of normalized resonant current peak value according to the variation of δ for three Vleg Sag types

4.2 입출력 커패시터

입력 DC-link 커패시터 Cdc 설계 시 최악 조건은 End Sag이므로 End Sag에 대한 Cdc 값을 다음의 과정을 통해 도출한다. 식 (7)에서 LVR 영역에서 VFleg≒4/π*nVo 관계를 이용하면 식 (15)가 얻어진다.

그림 9(c)에서 Vleg와 ILr의 위상차 Φ는 식 (16)과 같다. Vleg Sag 구간 [π-α, π]에서의 입력 커패시터의 net charge 변화량을 target Vdc(△Vdc,target)로 나누면 필요한 Cdc 값을 식 (17)과 같이 계산할 수 있다. 여기서 Im은 자화전류의 피크값이다.

연속 도통 모드로 동작하는 Middle Sag와 달리 Edge/End Sag는 불연속 도통 모드로 동작하므로 출력 커패시터 Co에 흐르는 전류를 그림 11처럼 모사할 수 있다. δ가 증가할수록 커패시터 피크 전류는 증가하게 된다. Co를 구하기 위해 [t1, t2] 구간에서 출력 커패시터의 net charge 변화량을 target Vo(△VO,target)로 나누면 필요한 Co 값을 식 (18)과 같이 계산할 수 있다. 불연속 도통 구간인 δT/2를 0으로 두면 연속 도통 모드에서의 Co 값과 동일한 결과를 얻을 수 있다 ⁽⁶⁾.

그림 11 불연속 모드에서의 출력 커패시터 전류 파형

Fig. 11 Current waveform of output capacitor in discontinuous conduction mode