2.1 기존 서지 전류 경로 분석

그림 1은 저전력 AC/DC 컨버터에 낙뢰 서지인가 시의 기존의 낙뢰 서지 전류 경로를 나타내고 있다^[6]. 기존의 낙뢰 서지 전류 경로는 크게 네 가지로 구분되고 있으며, 그림 1은 접지에서 라이브로 낙뢰 서지가 인가되었을 때의 낙뢰 서지 전류 경로를 나타내고 있다. 그림 1에서 나타낸 바와 같이 저전력 AC/DC 컨버터에 낙뢰 서지 인가되었을 경우, 낙뢰 서지 전류에서 I1은 Transformer의 1차측과 2차측간의 Cinter-winding 커패시터를 통해 1차측의 Cinput 전해용 커패시터 로 유입된 전류이며, I2는 EMI 노이즈 저감 목적으로 삽입된 Ccoupling를 통해 1차측의 전파 정류 다이오드와 공통모드초크를 경유하여 Live로 유입된 전류이며, I3는 Transformer의 1차측과 2차측간의 Cinter-winding 커패시터를 통해 1차측의 보조 권선으로 유입된 전류이며 I4는 FG으로부터 EMI 저감 노이즈 목적으로 삽입된 Y-capacitor를 통해 전원라인의 라이브로 유입된 전류이다. I1에서 I4까지의 네 가지 서지 전류 경로는 실험을 통해 반도체 소자, Y-커패시터, IC 등이 파손된 서지 전류 경로를 분석한 결과를 토대로 서지 전류 경로는 구분되었으며 모든 구간에서의 서지 전류 파형은 규제 파형과 동일한 전류가 흐르는 것으로 가정하였다.

그림 1. 기존의 저전력 AC/DC 컨버터의 서지 전류 경로

Fig. 1. Surge current paths of conventional low power AC to DC converter

2.2 두 개의 서지 전류 파형

그림 2는 낙뢰 시험을 목적으로 IEC61000-4-5 표준^[7-8]에서 규제되고 있는 단락회로 전류 파형을 나타내고 있다. 그림 2의 단락회로 전류 파형의 특징은 가상 영시간(Virtual Zero Time)부터 첨두치까지의 증가시간인 전반시간(Front Time)은 8[μs]이며, 가상 영시간부터 첨두치의 반으로 감소되는 시간인 반치시간(Time to Half Value)은 20[μs]이다.

서지 전압 파형^[9-15]은 식 (1)을 이용하여 표현이 가능하며 식 (1)에서 $\tau_{1}$과 $\tau_{2}$는 하강시간과 상승시간을 결정하며 입력된 첨두치 $V_{p}$값에 대한 보상 상수로써 A가 포함된다.

여기서 $A=1.037([\mu s])^{-3}$, $\tau_{1}$=0.4074[μs], $\tau_{2}$=0.6822[μs], t[μs](t≥0), $V_{p}$는 peak value이다. 그림 2에 나타낸 서지 전류 파형은 식 (2)을 이용하여 표현이 가능하며 식 (2)에서 입력된 첨두치 $I_{p}$값에 대한 보상 상수로써 A가 포함된다.

여기서 $A=0.01243([\mu s])^{-3}$, $\tau$=3.911[μs], t[μs](t≥0), $I_{p}$는 peak value이다.

그림 2. IEC61000-4-5 표준에 의해 규제된 8μs/20μs 단락회로 전류 파형

Fig. 2. 8μs/20μs short-circuit current waveform regulated by IEC 61000-4-5 standard

SMPS(Switched-Mode Power Supply)에 유도뢰가 인가 될 경우, 순간적으로 수백[A]의 전류가 흐르게 되므로 이러한 대전류가 피시험기 또는 타시험 장비에 인가될 경우, 과도한 전류에 의해 피시험기 및 타시험 장비가 파손될 우려가 있으므로 시험 중지가 불가피 하다. 따라서 낙뢰 서지 시험 시, 타시험 기기를 보호하기 위한 감결합 회로망(Decoupling Network)과 상용 전원이 EUT(Equipment Under Test)에 정상적으로 인가되기 위한 결합 회로망(Coupling Network)가 요구된다. 그림 3은 AC/DC 라인(라인간 결합)에서 결합/감결합 회로망^[16]을 위한 테스트 환경의 블록도를 나타내고 있다.

그림 3. IEC61000-4-5 표준에 의해 규제된 8μs/20μs 단락회로 전류 파형

Fig. 3. 8μs/20μs short-circuit current waveform regulated by IEC 61000-4-5 standard

그림 3에서 나타낸 바와 같이, L(Live)와 N(Neutral)선상으로부터 인가되는 저주파 대역의 60[Hz] 전압성분에 대해 커패시터는 개방상태, 인덕터는 단락상태인 등가 모델로 간주할 수 있으므로 감결합 회로망으로 유입되는 주 전원 전류는 EUT로 흐른다. 반면 조합파 서지 발생기에서 발생되는 서지 전압은 고주파대역 성분이므로 인덕터는 개방상태, 커패시터는 단락상태의 등가 모델이 되어 낙뢰 서지 파형에 대해 인덕터는 충분히 높은 임피던스를 가지므로 역으로 흐르는 전류를 억제시킨다. 감결합 회로망에서 커패시터 양단의 병렬 저항은 방전 저항으로 커패시터의 전압을 방전시켜주며, varistor는 외부에서 들어오는 순간 과전압, 서지 전압으로부터 회로내의 부품을 보호하기 위해 사용된다.

그림 4. 4[kV]에서 Live 및 PG로 낙뢰 서지가 인가되었을 때 입력 커패시터의 1차측 및 2차측 전류 파형

Fig. 4. Current waveforms on the primary side and secondary side of the input capacitor when the lightning surge is applied to Live and PG at 4[kV]

그림 4는 IEC61000-4-5 표준에 의한 규제 낙뢰 서지 파형을 저전력 AC/DC 컨버터에 인가하였을 경우, 실제 저전력 AC/DC 컨버터에 흐르는 입력 커패시터의 서지 전류 파형을 나타내고 있다. 그림 4에서 나타낸 바와 같이 CR-mode에서 출력되는 서지 전류 파형이 규제 서지 전류파형 이외의 추가적인 Peak성 서지 전류가 혼합되어 발생하며, 기존의 규제 서지전류파형은 Peak성 서지 전류에 비해 상대적으로 완만하게 증감하지만 Peak성 서지 전류는 급격하게 증감함을 알 수 있다. 그림 5는 저주파성 서지 전류와 고주파성 서지 전류를 단순화한 전류 파형을 나타내고 있다. 그림 5에서 peak성 서지 전류를 “② 고주파성 서지전류”라고 명명하며, 본래 IEC61000-4-5 표준에 의한 규제 서지 전류를 “① 저주파성 서지 전류”라고 명명한다.

그림 5. 저주파성 서지 전류와 고주파성 서지 전류의 단순화 전류 파형

Fig. 5. Simplified current waveforms for low frequency and high frequency surge currents

그림 5에서 나타낸 바와 같이 서지전류는 두 종류의 파형이 혼재되어 나타나며 각 서지 전류는 시간차를 두고 발생하므로 KCL을 적용하여 분리하여 분석해야 한다. 저주파성 서지 전류는 500[KHz] 대역이므로 EMI의 전도성 노이즈가 포함될 수 있으므로 KCL의 오차, 소자 및 PCB pattern상의 기생성분에 의한 위상 변이(phase shift)도 고려하여 해석해야 한다. 고주파성 서지 전류는 1[MHz] 근처의 주파수 대역에서 발생하며 발생 원인으로써는 EMI 필터단의 Y-capacitor와 공통 모드 초크의 누설 인덕턴스에 의해서 결정된다. 또한 고주파성 서지 전류는 PCB trace간의 기생 커패시턴스와 인덕턴스에 의한 공진 주파수에 의해서도 영향을 받을 수 있다. 그림 6은 저전력 AC/DC 컨버터의 저주파성 및 고주파성 서지 전류의 주요 측정 경로를 나타내고 있다. 그림 4에서도 설명한바와 같이 입력 커패시터로 유입되는 기존의 규제 서지 전류 파형은 완만하게 증감하지만 급격하게 증감하면서 발생하는 고주파성 서지전류는 그림 6과 같이 공통모드 초크와 전파정류회로를 통과하면 입력 커패시터로 인가되는 전류(i_input cap)와 Transformer의 1차측으로 인가되는 전류(i_pri)로 나뉘게 된다. 그림 5에서도 나타낸 바와 같이 공통모드 초크와 전파정류회로를 통과하여 회로 내부로 인가되는 서지 전류는 기존 이론^[1]과는 달리 두 가지 형태로 나타낸다. 서지 전류파형을 주파수대역별로 구분하면, 기존 규제 서지전류파형인 저주파성 서지전류와 시간차를 두고 저주파성 서지 전류의 앞단에 발생하는 고주파성 서지 전류로 나눌 수 있다. 저주파성 서지전류는 입력 커패시터에서만 인가되지만 고주파성 서지전류는 Transformer의 1차측과 2차측간의 Cinter-winding 커패시터를 통해 2차측으로 인가되거나, MOSFET와 같은 주로 파손되는 쉬운 반도체소자로 인가된다. 또한 그림 2에서 나타낸 IEC61000-4-5 표준에서 규제되고 있는 8/20[μs] 규격 서지 전류 파형은 전반시간과 반치시간이 증가되어 변형된 형태로 입력 커패시터로 인가된다. 이는 그림 3에서 나타낸 조합파 서지 발생기에 단락회로가 아닌, EUT(Equipment Under Test)가 삽입됨에 따른 임피던스 특성 변화로 인해 발생되는 현상이라고 사료된다. 본 논문의 제안한 서지 전류 파형을 측정하기 위한 실험 샘플은 저전력 AC/DC 컨버터를 적용하였으며 저전력 AC/DC 컨버터의 주요 파라메터는 Table (d+)과 같다.

그림 6. 저전력 AC/DC 컨버터의 저주파성 및 고주파성 서지 전류의 주요 측정 경로

Fig. 6. Simplified current waveforms for low frequency and high frequency surge currents

2.3 저주파성 서지 전류

그림 7은 저전력 AC/DC 컨버터의 저주파성 서지 전류 경로를 나타내고 있다. 그림 4와 5에서 나타낸 바와 같이 IEC61000-4-5 표준에 의한 규제 서지 파형을 저전력 AC/DC 컨버터에 인가하였을 경우, 고주파성 서지전류에 의해 MOSFET가 턴-오프 되어 저주파성 서지 전류는 입력 커패시터에서만 도통되며, Transformer와 MOSFET에는 저주파성 서지 전류는 흐르지 않는다. 따라서 주파수대역에 따른 서지 전류 경로가 존재하므로 기존의 예측되었던 서지 전류 경로와는 다르며, 서지 전류의 첨두치도 기존과 상이하게 나타난다. 이 현상은 낙뢰 서지 시험 시, 타 시험 장비를 보호하기 위한 목적으로 삽입된 감결합 회로망에 의해 전류 분배가 발생되기 때문이다. 낙뢰 시험을 위해 사용된 샘플은 2핀 플러그로써 접지를 안테나에 연결하여 이를 접지로 활용하나, 낙뢰 서지 시험 중에는 조합파 서지 발생기의 감결합 회로망의 그라운드가 그 역할을 하게 된다. 이는 Live와 PE간에 높은 임피던스를 갖는 Y-커패시터의 영향 때문이다. 본 논문에 사용된 저전력 AC/DC 컨버터의 경우, 6[kV]의 낙뢰 서지 전압 인가 시 조합파 서지 발생기에서는 150[A]가 인가되지만 그림 7에서 나타낸 바와 같이 감결합 회로망과 입력 커패시터로 도통되는 회로망에 의해 서지 전류가 분배되어 실제 저전력 AC/DC 컨버터에는 그보다 작은 값의 서지 전류가 유입된다. 그림 8은 조합파 서지 발생기를 이용하여 서지전압과 서지 전류를 라인과 그라운드간 및 라인과 라인간으로 인가시켰을 경우, 저주파성 서지 전류 경로를 나타내고 있다. 그림 8(a) (b)에서 나타낸바와 같이 저주파성 서지 전류는 라인과 그라운드간의 서지 전류 경로와 라인과 라인간의 서지 전류 경로가 존재하며, 라인과 그라운드간 및 라인과 라인간의 두 가지 저주파성 서지 전류 경로는 회로 동작 상 차동 모드로 동작되기 때문에 공통모드초크의 자화인덕턴스는 서로 상쇄되어 등가적으로 누설 인덕턴스만 고려한 서지 전류 경로가 결정된다. 저주파성 서지 전류를 푸리에변환을 통해 분석 해 본 결과, 저주파 서지 전류는 20[kHz] 주파수 대역에서 나타난다. 따라서 일반적으로 누설인덕턴스는 수∼수십[μH]로 감결합 회로망의 LD(1.5[mH])의 인덕턴스보다 매우 작기 때문에, 감결합 회로망내의 LD에 의해서 저주파성 서지 전류 경로가 결정되며 라인과 그라운드간의 저주파성 서지 전류는 그림 8(a)와 같이 분배된다.

그림 7. 저전력 AC/DC 컨버터의 저주파성 서지 전류 경로

Fig. 7. Low frequency surge current paths of low power AC to DC converter

그림 8. 조합파 서지 발생기를 이용한 저주파성 서지 전류 경로 : (a) 라인과 그라운드 결합, (b) 라인과 라인 결합

Fig. 8. Low frequency surge current paths using combination wave surge generator; (a) line to ground coupling, (b) line to line coupling

그림 9는 NoiseKen(사)의 낙뢰 서지 시뮬레이터를 이용하여 CR-mode에서 6[kV]의 서지 전압과 150[A] 서지 전류를 저전력 AC/DC 컨버터에 인가하였을 경우의 실제 조합파 서지 발생기의 모니터에 디스플레이된 서지 전압과 서지 전류를 나타내고 있다. 그림 8에서 설명한 바와 같이 조합파 서지 발생기에 의해 인가되는 150[A]의 서지 전류는 EUT 회로망과 감결합 회로망의 각각의 임피던스를 고려하여 저주파성 서지전류가 분배되어 인가된다. 그림 10은 그림 7에서 나타낸 저주파성 서지 전류 경로에 대한 서지 전류 분석을 위한 PSIM 시뮬레이션 회로도를 나타내고 있다. 감결합 회로망은 조합파 서지 발생기 내에 존재하므로 서지 전류 측정이 불가능할 뿐만 아니라 또한 측정기기를 보호하기 위한 목적으로 PSIM 시뮬레이션만을 진행하였다.

그림 9. NoiseKen 낙뢰 서지 시뮬레이터의 모니터에 디스플레이된 서지 전류 및 서지 전압

Fig. 9. Surge current/voltage displayed on the monitor of the NoiseKen lightning surge generator

그림 10. 저주파성 서지 전류 경로 분석을 위한 PSIM 시뮬레이션 회로도

Fig. 10. PSIM simulation circuit diagram for analyzing low frequency surge current paths

그림 11은 Table (d+)에서 나타낸 저전력 AC/DC 컨버터의 설계 사양 조건하에서 PSIM 시뮬레이션 툴을 이용하여 6[kV]의 서지 전압과 150[A] 서지 전류의 CR-mode에서 PSIM 시뮬레이션한 저주파성 서지 전류 파형을 나타내고 있다. 그림 11에서 알 수 있듯이, PSIM 시뮬레이션을 통해 조합파 서지 발생기에서 인가된 서지 전류가 감결합 회로망과 EUT회로망에 각각의 임피던스를 고려하여 저주파성 서지 전류가 분배되어 인가되는 것을 확인하였다. 라인과 라인 결합의 경우는 EUT 입력단의 varistor에 AC 동작 전압이 설정 전압 이상으로 인가되면 varistor가 단락상태가 되어 대부분의 저주파성 서지 전류는 EUT로 인가되지만, EUT에는 surge absorber 등과 같은 서지보호소자가 동작하기 때문에 낙뢰 서지 시험에는 상대적으로 강인하다.

그림 11. 저주파성 서지 전류의 PSIM 시뮬레이션 파형

Fig. 11. Simulated waveforms of low frequency surge current using PSIM simulation tool

2.4 고주파성 서지 전류

2.2절에서 기술한 바와 같이 고주파성 서지 전류의 주파수는 식 (3)에서 나타낸 EMI 필터단의 Y-capacitor(Cy)와 공통 모드 초크의 누설 인덕턴스(Llk)의 공진 주파수(fhf)에 의해 결정되며 실제 저전력 AC/DC 컨버터의 Y-capacitor와 공통모드 초크의 누설인덕턴스(Llk)가 각각 220[pF], 82[μH]인 경우 공진주파수는 1.2[MHz]로 고주파성 서지전류의 주파수가 1[MHz] 근처의 주파수 대역에서 발생함을 알 수 있었다.

또한 고주파성 서지 전류의 주파수는 EMI 전도성 노이즈 주파수 대역에서 나타나므로 PCB trace의 기생 커패시턴스와 인덕턴스의 임피던스 성분도 고주파성 서지 전류의 주파수에 영향을 줄 수 있다. 고주파성 서지 전류는 저전력 AC/DC컨버터의 LCD TV패널을 고정하고 접지 역할로 삽입된 나사와 EMI 필터단의 Y-capacitor를 통해 서지 전류가 흐르며, 고주파성 서지 전류는 저주파성 서지 전류의 앞단에서 선행적으로 발생하며 고주파성 서지 전류에 의해 대부분 IC, 스위칭 소자 등이 파손되므로 고주파성 서지 전류에 의한 IC, 스위칭 소자 등의 파손 메커니즘 및 보호 동작을 위한 방안을 파악하기 위해서는 서지 전압을 접지에서 라인으로 인가함으로써 확인 가능하다. 접지에서 라인으로 서지 전압을 인가 할 시, 저주파성 및 고주파성 서지전류는 2차측 그라운드로부터 동시에 인가되지 않고, 고주파성 서지 전류만 발생된다.

그림 12는 서지전압을 그라운드에서 라인으로 인가시켰을 경우, 저전력 AC/DC 컨버터의 고주파성 서지 전류 경로를 나타내고 있다. 그림 12에서 나타낸 바와 같이 고주파성 서지 전류는 Transformer의 1차측과 2차측간 Cinter-winding커패시터를 통해 2차측에서 1차측으로 인가되어 MOSFET를 턴-오프 시킨다. 저주파성 서지 전류는 감결합 회로망 내부의 그라운드를 통해 인가되므로 라인에서 그라운드로 인가되는 서지 전류 방향과 반대방향으로 흐르게 된다. 저전력 AC/DC 컨버터의 IC, 스위칭 소자 등의 파손에 직접적인 영향을 미치는 고주파성 서지 전류값은 조합파 서지 발생기의 서지 전압을 역방향으로 인가 시킨 후 안테나선에 흐르는 전류를 측정한다. 그림 12에서 적색 선은 조합파 서지 발생기에서 역방향으로 서지 전압을 인가시켰을 경우의 서지 전류를 나타내며, 청색 선은 저주파성 전류 경로이며, 녹색의 가는 선은 고주파성 서지전류 경로를 나타낸다. 그림 13은 PSIM 시뮬레이션 툴을 이용하여 CR-mode에서 200[A]의 서지 전류와 8[kV]의 서지 전압을 인가하였을 경우 PSIM 시뮬레이션한 Y-커패시터와 커플링 커패시터의 고주파성 서지 전류 파형을 나타내고 있다. 그림 12에서 알 수 있듯이, PSIM 시뮬레이션을 통해 조합파 서지 발생기에서 인가된 서지 전류와 서지 전압에 의해 220[pF]의 Y-capacitor와 1.45[nF]의 커플링 커패시터의 각각의 임피던스의 크기에 비례하여 고주파성 서지 전류가 인가되는 것을 확인하였다.

그림 12. 저전력 AC/DC 컨버터의 고주파 서지 전류 경로; 그라운드와 라인간 결합

Fig. 12. High frequency surge current paths of low power AC/DC converter; ground to line coupling

그림 13. 고주파성 서지 전류의 PSIM 시뮬레이션 파형; (a) Y-capacitor, (b) 커플링 커패시터

Fig. 13. Simulated waveforms of high frequency surge current using PSIM simulation tool; (a) Y-capacitor, (b) coupling capacitor

3.1 커플링 커패시터의 낙뢰 서지 보호 대책 방안

본 논문의 대상 모델인 저전력 AC/DC 컨버터에 낙뢰 서지 전압과 전류를 인가 시, 1차측그라운드와 2차측그라운드간 커플링 커패시터의 파손현상이 빈번하게 발생한다. 이러한 현상의 원인으로는 크게 2가지로 예상된다. 첫째, 순간적인 spark-gap^[17]방전으로 커플링커패시터 양단 전압이 급격한 변화가 발생되며, spark-gap방전이 일어나는 순간 커플링 커패시터가 순간적인 과도한 전압에 의해 단락상태가 되어 소자가 파손된다. 둘째, 저전력 AC/DC 컨버터에 낙뢰 서지 전압 및 전류 인가 시, 고주파성 서지 전류에서 발생하는 공진에 의한 소자 파괴이다. 기존의 정격전압보다 높은 낙뢰 서지 전압이 인가되면 서지 전류의 주파수대역에서 순간적인 공진현상이 발생하다. 그림 14는 라이브와 그라운드에 C-mode 5[kV]의 서지 전압 인가 시, 저전력 AC/DC컨버터의 PCB pattern에 흐르는 고주파성 서지 전류 경로를 나타내고 있다. 그림 14에서 청색 선은 Live-공통모드 초크-Y-capacitor-FG의 고주파성 서지 경로를 나타내며, 적색 선은 Live-공통모드초크-전파 정류 회로-PG-커플링 커패시터-FG의 고주파성 서지 경로를 나타내고 있다.

그림 14. C-mode 5[kV]의 서지 전압 인가 시, 저전력 AC/DC 컨버터의 PCB 패턴에 흐르는 고주파 서지 전류 경로

Fig. 14. High frequency surge current paths flowing through PCB pattern of low power AC to DC converter when a surge voltage of C-mode 5[kV] is applied

그림 15는 조합파 서지 발생기를 이용하여 C-mode 5[kV]의 서지 전압 인가 시 커플링커패시터 전압 파형을 나타내고 있다. 그림 15에서 알 수 있듯이, 커플링 커패시터 양단의 최대 전압이 6.7[kV]임을 알 수 있다. 그림 16은 저전력 AC/DC 컨버터에 C-mode 5[kV]의 낙뢰 서지 전압 인가 시, 그림 15에서 나타낸 최대 서지 전압 6.7[kV]에 의해 파손된 실제 커플링 커패시터를 나타내고 있다.

그림 15. C-mode 5[kV]의 서지 전압 인가 시, 커플링 커패시터의 전압 파형

Fig. 15. Voltage waveform of the coupling capacitor when a surge voltage of C-mode 5[kV] is applied

그림 16. 6.7[kV]의 최대 서지 전압에 의해 파손된 실제 커플링 커패시터

Fig. 16. Actual coupling capacitor damaged by a maximum surge voltage of 6.7[kV]

낙뢰 서지 전압에 의한 커플링커패시터 파손 문제를 해결하기 위한 낙뢰 서지 보호 대책으로서는 크게 3가지 방안의 커플링커패시터 보호 대책 방안을 마련하였다. 첫 번째 낙뢰 서지 전압의 보호 대책방안으로서는 커플링커패시터를 병렬로 연결한 보호대책이다. 커플링커패시터를 병렬로 연결하여 낙뢰 서지 전압 인가 시, 커플링커패시터로 유입되는 서지 전류를 분배하여 커플링커패시터의 전압 부담을 줄여주기 위함이다. 커플링커패시터를 병렬로 연결한 낙뢰 서지 보호 대책 방안에 대한 실험으로서 기존의 커플링커패시터(1.5[nF])에 1[nF]의 커플링커패시터 2개를 병렬로 연결하여 낙뢰 서지 실험을 진행하였다. 이 실험은 전원장치의 누설전류규제로 제한되는 커플링커패시터 최대 용량값 3[nF]을 초과하는 값이지만 낙뢰 서지 보호 대책 방안의 유효성을 확인해 보기 위해 실험을 진행 하였다. 실험한 결과, CR-mode 9[kV], C-mode 7[kV]의 서진전압테스트를 통과함을 확인할 수 있었다. 실험의 유효성을 확인한 뒤 누설전류규제에 적합한 1.5[nF]의 커플링커패시터 용량값으로 실험을 추가적으로 진행하였다.

1[nF]의 커플링커패시터와 470[pF]의 커플링커패시터를 병렬로 연결하여 5개의 샘플에 각각 서지 전압을 인가하였다. 그 결과 3개의 샘플은 CR-mode 9[kV], C-mode 7[kV]의 서지전압테스트를 통과하였고, 2개의 샘플은 CR-mode 8.5[kV]에서 fuse가 파손되어 서지전압테스트를 실패하였다. 그러나 1개의 샘플에 대해 발생되는 현상은 커플링커패시터의 lead선이 길게 연결되어 실험 방법이 잘못되었다고 판단되어 커플링커패시터의 lead선을 최소한의 길이로 하여 다시 실험 한 결과, 5개의 샘플 모두 CR-mode 9[kV], C-mode 7[kV]의 서지전압테스트를 통과하였다. 따라서 커플링커패시터의 lead선 길이의 최소화는 커플링커패시터를 낙뢰 서지로부터 보호할 수 있는 대책 방안 중 하나라고 사료된다. 두 번째, 커플링커패시터 소자 사용 시 같은 용량의 커플링커패시터이라도 Disk size가 큰 소자를 선택하여 사용하는 것이다. 본 논문에서 사용한 커플링커패시터 소자는 D(사)의 커플링커패시터 소자로서 그림 17과 같이 같은 용량을 갖는 커플링커패시터 소자에서 Disk size에 차이를 보인다. 또한 커플링커패시터 소자의 정확한 값을 측정한 결과, 1 번 샘플(small disk size)의 tolerance는 1.35[nF]∼1.4[nF], 2번 샘플(small disk size)의 tolerance는 1.45[nF]∼1.5[nF], 3번 샘플(large disk size)의 tolerance는 1.4[nF]∼1.45[nF]로 측정되었다. 그림 17에서 나타낸 커플링커패시터를 3가지 종류로 구분하여 낙뢰 서지 전압을 인가하였다. 커플링 커패시터를 이용한 낙뢰 서지 실험 조건은 다음과 같다.

그림 17. 작은 디스크 사이즈 1번과 2번 샘플과 큰 디스크 사이즈 3번 샘플의 커플링 커패시터

Fig. 17. Coupling capacitors for small disk sizes of the 1st and 2nd samples, and a large disk size of the 3rd sample

▪ 대상 : 저전력 AC/DC 컨버터 전원회로

▪ 낙뢰 서지 인가장치 : 조합파 서지 발생기^[5-6]

▪ 실험 조건

∙ 3종류의 커플링 커패시터 : 각각 5개 샘플 적용

∙ CR-mode : ±7[kV]∼±8.5[kV], +0.5[kV] 상승 인가

∙ C-mode : ±6[kV]∼±7[kV], +0.5[kV] 상승 인가

커플링 커패시터를 이용한 낙뢰 서지 실험 조건을 토대로 각각의 종류별 5개의 커플링 커패시터 샘플에 순차적으로 낙뢰 서지 전압을 인가하여 낙뢰 서지 실험을 진행하였다. 1차 낙뢰 서지 실험 결과, 1번과 2번의 커플링커패시터 샘플은 CR-mode +8.5[kV], C-mode 6.5[kV]의 서지전압테스트에서 모두 파손되었고, Disk size가 가장 큰 3번 커플링커패시터 샘플은 CR-mode +8.5[kV], C-mode 6.5[kV]의 서지전압테스트에서 모두 통과하였다. 2차 시험에서는 Disk size가 가장 큰 3번 커플링커패시터 샘플의 신뢰성 제고 및 서지 전압 마진 확보를 위해 Disk size가 가장 큰 3번 커플링커패시터 샘플 5개에 대하여 CR-mode 9[kV], C-mode 7[kV]의 낙뢰 서지전압을 인가하여 실험을 진행하였다. 5개의 샘플에 대해서 실험한 결과, 3개의 샘플은 서지전압테스트에 통과하였으나, 나머지 2개의 샘플은 서지전압테스트를 실패하였으며 서지전압시험에 실패한 샘플은 공통적으로 Fuse와 MOSFET가 파괴되었고, 그 중 한 개의 샘플은 전파 정류 다이오드가 파괴되었다. 이상의 결과로부터 커플링커패시터는 커플링커패시터의 사이즈 및 부피가 클수록 에너지 수요 능력이 증대되어 서지 전압 내력 및 서지 마진이 우수함을 확인하였다

3.2 반도체 소자(IC, MOSFET) 낙뢰 서지 보호 대책 방안

본 논문의 대상 모델인 저전력 AC/DC 컨버터에 삽입된 반도체소자들은 전원장치의 소형화와 슬림화가 진행됨에 따라 낙뢰 서지로부터 취약한 단점을 지니고 있다. 이러한 문제를 보완하기 위하여 기존에는 spark-gap이나 서지 보호 소자를 삽입함으로써 낙뢰 서지 보호 대책을 모색하였지만, 이는 저주파성 서지전류에 대한 낙뢰 서지 보호 대책은 효과가 있으나 고주파성 서지전류로 인한 반도체 소자의 파손에는 효과적이 못하다. 따라서 이러한 문제를 해결하기 위한 낙뢰 서지 보호 대책을 본 논문에 제안한다. 그림 18은 MOSFET를 통해 인가되는 Drive pin내의 전류증폭기용 BJT의 보호를 목적으로 삽입한 다이오드(1N4148)를 삽입한 회로도를 나타내고 있다. 그림 18에서 1N4148은 고속 스위칭의 특성을 가지고 있으며, 소비전력과 순간 허용 역전압은 각각 0.2[W]와 100[V]이다.

그림 18. IC controller에 병렬로 삽입된 다이오드의 회로도

Fig. 18. Circuit diagram of a diode inserted in parallel with an IC controller

그림 19는 낙뢰 서지 전류 인가 시 IC controller와 MOSFET에 흐르는 정상 동작 전류와 역전류 경로를 나타내고 있다. 전력용 반도체 소자 MOSFET을 구동시키기 위해서는 gate-source양단 전압인 Vgs의 빠른 충·방전이 요구되며 IC controller에서는 단순 신호만을 출력하므로, 최종 출력에서는 그림 19에서 나타낸 바와 같이 npn-npn방식의 전류증폭기가 필요하다. 다이오드 대책이 없을 경우에는 청색 선 화살표와 같이 정상동작 전류경로가 존재하나, 고주파성 서지 전류가 MOSFET의 Ciss를 통해 유입될 경우, 순간적인 과전류에 의해 BJT가 파손되어 BJT가 단락상태가 되면 MOSFET 보호에도 문제가 발생된다. 따라서 이러한 문제점을 해결하기 위하여 그림 19에서 나타낸바와 같이 IC controller의 Vcc와 Drive양단에 병렬로 다이오드를 삽입할 경우, 적색 선 화살표와 같이 고주파성 서지전류는 BJT로 흐르지 않고 IC controller의 동작 전압용 Vcc capacitor 즉 VDRV를 통한 새로운 경로가 생성됨으로써, IC controller와 MOSFET 보호가 가능하다. 그림 20은 실제 IC controller의 Vcc와 Drive양단에 병렬로 다이오드를 삽입한 PCB pattern를 나타내고 있다.

IC controller에 병렬로 삽입된 다이오드 전원장치를 이용한 낙뢰 서지 실험 조건은 다음과 같다.

▪ 낙뢰 서지 인가장치 : 조합파 서지 발생기

▪ 실험 조건

∙ IC controller에 병렬로 다이오드를 삽입한 샘플 5개

∙ CR-mode : ±7[kV]∼±8.5[kV], +0.5[kV] 상승 인가

∙ C-mode : ±6[kV]∼±7[kV], +0.5[kV] 상승 인가

실제 저전력 AC/DC컨버터에 낙뢰 서지를 인가하여 샘플 5개에 대하여 실험한 결과, 5개의 샘플 모두 CR-mode 8.5[kV], C-mode 7[kV]의 서지전압테스트에도 파손이 되지 않음을 확인하였다.

그림 19. 낙뢰 서지 전류 인가 시 IC controller와 MOSFET의 정상 동작 전류 및 역전류 경로

Fig. 19. Normal operating current and reverse current paths for the IC controller and MOSFET when a lightning surge current is applied

그림 20. IC controller의 Vcc와 Drive단에 병렬로 다이오드가 삽입된 실제 PCB 패턴

Fig. 20. Actual PCB pattern with a diode inserted in parallel across Vcc and Driver of the IC controller

3.3 새로운 패턴 구조의 spark-gap을 이용한 낙뢰 서지 보호 대책 방안

3.3.1 Spark-gap 동작 원리

그림 21은 spark-gap의 기본 동작 원리의 흐름도를 나타내고 있다. Spark-gap은 정상동작 상태나 전원이 인가되지 않았을 경우 절연상태를 유지하고 있다. 반면 절연상태를 벗어날 정도의 과전압이 spark-gap 양단에 인가되면 아크방전이 일어나게 된다. 그로 인해 아크방전과 동시에 불꽃, 소음 등의 방전 에너지로 변환하게 되며 spark-gap 양단의 과전압에 의한 아크방전이 완료하게 되면 다시 절연상태의 정상상태로 복귀한다. 이러한 spark-gap의 아크방전과 절연상태로 전환하는 반복적인 동작을 통해 아크 방전 시 방전 에너지를 spark-gap 패턴에 소모시킴으로써 낙뢰 서지로부터 전원회로를 보호한다.

그림 21. Spark-gap 동작의 흐름도

Fig. 21. Flowchart of spark-gap behavior

이와 같은 동작을 하는 spark-gap이 필히 고려해야할 사항은 아크방전으로 인한 spark-gap패턴의 마모와 아크 방전이 안정적으로 일어날 수 있는 spark-gap 패턴 구조가 필수적이다. 만약 연속적인 아크방전으로 인해 spark-gap 패턴이 완전히 소멸되면 spark-gap이 아크 방전을 할 수 없게 되어 낙뢰 서지로부터 전원회로를 보호 할 수 없다. 이를 해결하기 위해서는 낙뢰 서지 유입 시 아크방전으로 인해 발생하는 spark-gap 패턴 마모를 보다 지속적인 상태를 유지할 수 있는 spark-gap 패턴 구조의 설계가 필요하다. 또한 spark-gap의 안정적인 아크 방전을 위해서는 아크 방전 경로를 고려한 최적의 spark-gap 위치를 선정해야 하며, 본 논문에서 제안한 spark-gap는 저전력 AC/DC컨버터의 EMI Filter 앞단에 위치시켰다

3.3.2 제안한 spark-gap의 위치 선정 및 패턴 구조

기존의 spark-gap의 활용 방식은 주로 EMI 노이즈 필터용 공통모드 초크와 병렬로 연결하여 사용하였다. 그러나 이 방식은 주요 반도체 소자의 파손 원인이 되는 공통모드 초크의 기생 커패시터를 통하여 흐르는 고주파성 서지전류가 전원회로로 유입되는 것을 차단하는데 한계가 있다. 또한, 낙뢰 서지 유입 시 주로 파손되는 소자인 1차측 그라운드와 2차측 그라운드 사이에 연결된 커플링커패시터와 EMI 노이즈 필터용 Y-capacitor는 낙뢰 서지 보호 대책이 적용되지 않는 경우가 많아 과도한 낙뢰 서지 유입 시 파손되는 문제가 존재한다. 따라서 본 논문에서는 주요 파손 소자인 1차측 그라운드와 2차측 그라운드 사이에 연결된 커플링커패시터와 Y-capacitor는 물론 반도체소자를 보호하는데 우수한 성능을 가지는 새로운 패턴 구조의 spark-gap을 제안하였다. 효과적인 spark-gap의 아크방전으로 낙뢰 서지의 에너지를 소모시키기 위해서는 본 논문에서 제안한 spark-gap을 적절한 위치에 선정하는 것이 매우 중요하다. 그림 22는 라인과 그라운드에 낙뢰 서지인가 시 기존의 spark-gap과 본 논문에서 제안한 새로운 spark-gap을 나타낸다. 그림 22에서 나타낸바와 같이 기존의 spark-gap의 위치는 낙뢰 서지인가 시 순간적으로 높은 전압이 걸리는 공통모드 초크에 병렬로 위치시켜 뇌 서지 유입 시 방전을 통한 에너지 소모로 회로를 보호한다. 그러나 기존의 방법은 서론에서 기술한바와 같이 Y-capacitor에 대한 낙뢰 서지 보호 대책 방안이 되지 못하고 고주파성 서지 전류를 저감시키는 데는 한계가 있다. 이러한 문제를 극복하기 위해 그림 22에서 나타낸 바와 같이 Flyback DC/DC컨버터 전원회로의 EMI 노이즈 필터 앞단에 새로운 spark-gap을 추가 삽입한 서지 대책 방안을 제안한다. 본 논문에서 제안한 새로운 spark-gap방식의 보호 원리는 라인과 그라운드로 인가되는 낙뢰 서지가 새롭게 생성된 경로 A와 경로 B로 분배되어 흘러 나가게 되어 서지전류가 전원회로 외부로 흘러나가도록 유도하는 것이다. 따라서 새로운 경로를 통하여 전원회로 내부로 유입되는 서지전류를 저감시키는 효과를 갖게 된다. 또한, 서지 유입 시 spark-gap의 아크방전을 통한 에너지 소모를 통해 저주파성 및 고주파성 서지전류가 전원회로 내부로 유입되는 것을 1차적으로 저감시키게 된다.

그림 22. 기존 및 제안한 spark-gap의 서지 전류 경로

Fig. 22. Surge current paths of conventional and proposed spark-gap

Spark-gap 삽입 시 고려해야할 사항은 아크방전으로 인한 spark-gap 패턴의 마모이다. 기존의 spark-gap은 전원회로에 낙뢰 서지가 유입 되었을 경우, 등가 임피던스가 가장 큰 공통모드 초크에 병렬로 연결하여 spark-gap을 삽입하였다. 그러나 기존의 spark-gap은 아크방전이 한쪽으로만 편중되어 발생하게 되면 spark-gap패턴의 마모와 더불어 심할 경우 spark-gap 패턴의 파괴로 인해 TV패널이 고장이 발생하는 2차적인 안정상의 문제가 발생할 위험이 있다. 이러한 문제 때문에 규칙적이고 안정정인 아크방전을 유도함으로써 spark-gap마모로 인한 패턴의 손상을 저감시켜야한다.

빈번한 낙뢰 서지 전압으로 인한 spark-gap에서의 아크 방전은 spark-gap 패턴의 마모를 가속화시키므로 이로 인해 spark-gap 패턴이 완전히 마모하게 되면 spark-gap에서의 아크방전기능을 상실하게 되어 전원회로의 서지 보호기능을 할 수 없게 되는 문제점이 발생한다. 이러한 문제를 해결하기 위해서는 낙뢰 서지 유입 시 아크방전으로 발생하는 spark-gap마모에 대한 보존성이 높은 spark-gap이 강력하게 요구된다. 그림 23은 기존의 spark-gap과 본 논문에서 제안한 spark-gap의 PCB 패턴을 나타낸다. 그림 23에서 나타낸 spark-gap의 PCB 패턴은 등가적으로 병렬회로로 구성되며 spark-gap 간의 커패시턴스는 톱니 개수와 톱니간의 간격에 의해 결정되며 톱니 개수가 증가함에 따라 식 (4)에서 나타낸 바와 같이 커패시턴스(C[pF])는 증가한다.

(4)

$C=\dfrac{n\varepsilon_{0}A}{d}$

식 (4)에서 d[m]는 톱니간의 간격, n은 톱니 개수이며, A[m²]는 톱니 면적, $\varepsilon_{0}[F/m]$는 공기 중의 유전율을 나타낸다. 낙뢰 서지 전압이 인가 시 spark-gap 간의 아크 방전 에너지는 spark-gap의 톱니 개수 및 톱니간의 간격에 의해 결정된 커패시턴스와 초기 전압에 의한 최소아크 점화에너지를 초과하였을 경우 spark-gap을 통해 아크 방전에너지를 소모한다. 먼저 용량성 아크 방전에너지 중 점화에너지 수송시간 τ까지 주어진 에너지가 점화에 유효하다고 가정한다. Spark-gap간의 커패시턴스 C[F], 방전 저항 R[MΩ], 방전개시전압 V[kV], 최소아크 점화에너지 $E_{\min}[J]$, 아크 방전에너지 $E[J]$으로 하면 방전 저항에서 소비하는 전력 P[W]는 식 (5)와 같이 된다^[18-19].

(5)

$P(t)=\dfrac{V^{2}}{R}e^{-\dfrac{2\tau}{RC}}[W]$

그러므로 시간 τ 사이에 spark-gap 간에서 소비되는 방전 에너지는 식 (6)과 같다

(6)

$E=\int_{0}^{\tau}P(t)dt=\dfrac{1}{2}CV^{2}(1-e^{-\dfrac{2\tau}{RC}})[J]$

이 방전 에너지가 최소아크 점화에너지보다 클 때 점화된다. Spark-gap의 아크 방전시의 등가 용량성 회로의 점화한계 식은 식 (7)과 같다.

(7)

$\dfrac{1}{2}CV^{2}(1-e^{-\dfrac{2\tau}{RC}})\ge E_{\min}$

식 (7)에서 $2\tau\gg RC$의 조건에서는 지수 항을 무시하면 최소아크 점화에너지는 식 (8)과 같이 된다.

(8)

$\dfrac{1}{2}CV^{2}=E_{\min}$

그러나 $2\tau <RC$의 조건에서는 지수함수의 Taylor 전개에 의해 식 (9)와 같이 spark-gap간의 커패시터의 용량에 의존하지 않게 된다.

(9)

$\dfrac{\tau V^{2}}{R}=E_{\min}$

식 (8)에서 알 수 있듯이 spark-gap간의 최소아크 점화에너지는 spark-gap간의 커패시턴스가 증가할수록 방전개시전압이 낮아짐을 알 수 있다. 본 논문에서는 낙뢰 서지 전압 인가 시 spark-gap간의 안정적인 아크 방전 및 아크 방전 에너지 소모를 통한 저전력 AC/DC 컨버터 전원회로를 보호하기 위해 방전개시전압을 3[kV]로 설정하였으며 이를 토대로 spark-gap의 톱니 개수와 톱니 간격을 계산한 결과 톱니 개수와 톱니 간격은 각각 10개, 0.3[mm]가 적절함을 알 수 있었다.

그림 23에서 나타낸바와 같이 기존의 spark-gap 형태는 톱니 개수가 3개이고 톱니간의 간격이 1[mm]로 넓지만, 본 논문에서 제안한 spark-gap 간의 톱니 개수와 톱니 간격은 식 (8)을 이용한 계산 결과를 토대로 톱니 개수는 10개로 늘리고 톱니간의 간격을 0.3[mm]로 좁혔다.

먼저, spark-gap의 톱니 개수 및 톱니간 간격을 증가시킨 목적은 기존의 톱니 개수 3개의 spark-gap 사이에 발생하는 아크 방전의 경로를 톱니 개수를 10개로 늘림으로써 아크 방전의 에너지 밀도를 분산시키기 위함이며, 톱니간 극단의 아크 방전개시전압이 톱니간의 극단 간격에 비례하는 성질을 이용해 톱니간의 극단 간격을 좁힘으로서 아크 방전개시전압을 저감시키는 위함이다. 따라서 낙뢰 서지로 전원장치를 보호하기 위하여 별도의 낙뢰 서지 보호용 소자를 추가하지 않고 spark-gap패턴 변경을 통해 톱니 개수를 증가시키고 spark-gap의 톱니간의 극단 간격을 좁힘으로서 park-gap의 톱니가 부담하는 아크 방전 에너지가 균일하게 분배되어 본 논문에서 제안한 spark-gap 방식이 보다 안정적이고, 효과적으로 아크 방전을 할 수 있다. 따라서 아크 방전 발생 시 각 톱니 별로 spark-gap 패턴의 마모를 균일하게 부담할 수 있으므로 spark-gap 패턴의 손상을 획기적으로 줄일 수 있다.

그림 23. 기존 및 제안한 spark-gap의 PCB 패턴; (a) 기존의 spark-gap, (b) 제안한 spark-gap

Fig. 23. PCB patterns of conventional and proposed spark-gaps; (a) conventional spark-gap, (b) proposed spark-gap

3.3.3 제안한 spark-gap을 이용한 실험 결과

본 논문에서 제안한 spark-gap의 아크 방전 특성을 검증하기 위해 샘플을 제작하여 저전력 AC/DC 컨버터에 장착하여 낙뢰 서지인가 실험을 진행하였다. 그림 24는 그림 23에서 나타낸 기존 및 제안한 spark-gap을 이용하여 낙뢰 서지 실험을 진행하기에 앞서 기존의 톱니 개수 3개의 spark-gap에 톱니 개수 2개를 인위적으로 추가하여 톱니 개수를 증가시켰을 경우 아크 방전 서지 전압에 의한 주요 파손소자인 Y-capacitor의 낙뢰 서지 보호의 유효성을 확인한다. 본 논문에서 제안한 spark-gap 샘플을 이용한 낙뢰 서지 실험 조건은 다음과 같다.

그림 24. 기존 및 인위적으로 톱니 개수 2개를 추가한 spark-gap의 PCB 패턴; (a) 기존의 spark-gap, (b) 인위적으로 톱니 개수 2개를 추가한 spark-gap

Fig. 24. PCB patterns of spark-gap with conventional and the artificial addition of two sawtooths; (a) conventional spark-gap, (b) spark-gap with the artificial addition of two sawtooths

▪ 대상 : 저전력 AC/DC 컨버터 전원회로

▪ 낙뢰 서지 인가장치 : 조합파 서지 발생기

▪ 실험 조건

∙ 톱니 개수 3개 및 5개의 spark-gap 샘플 각각 6개

∙ CR-mode : ±7[kV]∼±8.5[kV], +0.5[kV] 상승 인가

∙ C-mode : ±6[kV]∼±7[kV], +0.5[kV] 상승 인가

상기와 같은 낙뢰 서지 실험 조건에서 기존의 톱니 개수 3개의 spark-gap과 기존의 톱니 개수 3개의 spark-gap에 인위적으로 톱니 개수 2개를 추가한 톱니 개수가 총 5개를 갖는 spark-gap에 대한 낙뢰 서지 실험을 진행하였다. Table (d+)는 기존 및 인위적으로 톱니 개수 2개를 추가한 톱니 개수 총 5개를 갖는 spark-gap을 낙뢰 서지 실험한 결과를 나타내고 있다. Table (d+)에서 나타낸 바와 같이 낙뢰 서지 실험 결과, 기존의 톱니 개수 3개를 갖는 spark-gap의 경우 6개의 샘플 중 2개만이 CR-mode 8.5[kV], C-mode 7[kV]의 서지 전압 테스트를 통과하였고, 인위적으로 톱니 개수 2개를 추가시켜 톱니 개수 총 5개를 갖는 spark-gap의 경우, 6개의 샘플 중 5개의 샘플이 CR-mode 8.5[kV], C-mode 7[kV]의 서지전압테스트를 성공하였으며 또한 아크 방전 시 불꽃과 소음이 감소됨을 확인하였다.

표 2 기존 및 인위적으로 톱니 개수 2개를 추가한 spark-gap의 실험 결과

Table 2 Experimental results of spark-gap with conventional and the artificial addition of two sawtooths

Classification	Number of samples	Success rate
Spark-gap with three sawtooths	6EA	2/6(33.2%)
Spark-gap with five sawtooths	6EA	5/6(83.3%)

Table (d+)의 결과로 부터 spark-gap의 톱니 개수의 증가는 아크 방전 시 다수의 아크 방전 경로를 통해 아크 방전 에너지를 효과적으로 저감시킬 수 있으므로 기존의 톱니 개수 3개의 spark-gap에 비해 약 2.5배 이상의 서지전압테스트 성공률을 나타내고 있다. Table (d+)에서 나타낸 spark-gap에 대한 낙뢰 서지 실험에 대한 신뢰성 제고 및 서지 전압 마진 확보를 위해 인위적인 spark-gap이 아닌 그림 23에서 나타낸 바와 같이 본 논문에서 제안한 spark-gap을 저전력 AC/DC 컨버터의 EMI 노이즈 필터 앞단에 장착하여 기존과 본 논문에서 제안한 spark- gap에 CR-mode 8.5[kV], C-mode 7[kV]의 서지 전압을 인가하여 낙뢰 서지 실험한 결과를 Table (d+)에 나타내고 있다.

표 3 기존 및 제안한 spark-gap의 실험 결과

Table 3 Experimental results of conventional and proposed spark-gaps

Classification	Number of samples	Success rate	Damage devices
Spark-gap with three sawtooths	10EA	3/10 (33%)	fuse, IC, MOSFET, coupling capacitor, Y-capacitor
Spark-gap with five sawtooths	10EA	10/10 (100%)	-

Table (d+)에서 나타낸 바와 같이 낙뢰 서지 실험한 결과에 의하면 기존 spark-gap 패턴은 spark-gap의 아크 방전이 불규칙적이고 불꽃과 소음 발생이 심하며 소자의 파손이 발생한 반면, 본 논문에서 제안한 spark-gap 패턴의 경우 소자의 파손이 없이 CR-mode 8.5[kV], C-mode 7[kV]의 서지전압에서 매우 안정적이고 규칙적인 아크 방전을 서지전압테스트를 100[%]로 성공함을 확인하였다. 그림 25는 기존 및 제안한 spark-gap의 PCB패턴 실험 결과를 나타내고 있다.

그림 25. 기존 및 제안한 spark-gap의 PCB 패턴 실험 결과; (a) 기존의 spark-gap, (b) 제안한 spark-gap

Fig. 25. Experimental results for PCB patterns of conventional and proposed spark-gaps; (a) conventional spark-gap, (b) proposed spark-gap

그림 25에서 나타난 바와 같이 기존의 spark-gap이 실패한 주원인은 소자의 파손(coupling capacitor, Y-capacitor) 및 극심한 아크 방전으로 인한 spark-gap의 복구 불능이었다. 또한 극심한 아크 방전은 저전력 AC/DC 컨버터의 전원장치와 함께 체결한 TV 패널과도 아크 방전을 일으키게 되어 TV패널이 고장이 나는 2차적인 안전상의 문제를 발생할 우려가 있다.

그러나 본 논문에서 제안한 톱니 개수 10개를 갖는 0.3[mm]간격 spark-gap의 샘플에서는 총 10개의 샘플 중 10개 모두 서지전압테스트를 성공하는 결과를 보였으며, 실험 결과에 의하면 spark-gap의 톱니 개수가 증가한 만큼 안정된 아크 방전 뿐만 아니라 아크 방전에 의해 소자가 파손되지 않음을 확인하였다. 낙뢰 서지 보호를 위해 추가적인 서지보호소자의 추가 없이 본 논문에서 제안한 spark-gap을 저전력 AC/DC 컨버터의 EMI 노이즈 필터 앞단에 장착하였을 경우, 낙뢰 서지 시 1차적인 아크 방전 에너지 저감을 통해 저전력 AC/DC컨버터의 전원장치 보호에 효과가 있음을 확인하였으며, 또한 본 논문에서 제안한 spark-gap의 톱니 개수가 증가한 만큼 기존의 spark-gap에 비해 보다 안정적인 아크 방전을 통해 전원 장치의 신뢰성 제고를 실험을 통해 확인하였다.

그림 26은 기존의 spark-gap과 본 논문에서 제안한 spark-gap을 저전력 AC/DC 컨버터의 EMI 노이즈 필터 앞단에 장착하여 낙뢰 서지 실험을 통해 측정한 주요 서지 전류 파형을 나타내고 있다. 그림 26에서 알 수 있듯이, CR-mode 8.5[kV], C-mode 7[kV]의 낙뢰 서지전압을 인가하였을 경우 기존의 spark-gap에 비해 본 논문에서 제안한 spark-gap이 보다 안정적인 아크 방전을 통해 아크 방전 에너지를 소모하므로 서지 전류가 수∼수십[A] 감소함을 확인하였다. 특히 낙뢰 서지 실험 시 주요 파손 소자였던 1차측그라운드와 2차측그라운드간의 커플링커패시터를 통해 흐르는 전류(I_coupling cap)가 약 20[A]정도 저감되는 것을 확인할 수 있다.

그림 26. 낙뢰 서지인가 시 주요 서지 전류 파형; (a) 기존의 spark-gap, (b) 제안한 spark-gap

Fig. 26. Key surge current waveforms when the lightning surge is applied; (a) conventional spark-gap, (b) proposed spark-gap