1. 서 론

재생에너지와 분산전원의 확대에 따라 IBR(Inverter-Based Resource)의 계통 연계 비중이 증가하고 있으며, 이에 따라 계통의 강건성(System Strength)이 낮은 약계통(Weak grid) 환경에서의 안정도 문제가 제기되고 있다^[1]. 약계통 환경에서는 인버터의 제어 동특성과 계통 임피던스 사이의 상호작용이 강화되어 시스템의 안정도를 저해하고, 특정 주파수 대역에서의 공진(Resonance)이나 지속적인 진동(Oscillation)을 유발하는 등 심각한 문제를 야기한다^[2]. 특히 계통 추종형(Grid-Following) 인버터는 일반적으로 계통 전압 위상 동기화를 위한 PLL(Phase-Locked Loop), 전류 제어기(Inner Loop), 그리고 전력 제어기(Outer Loop)의 다중 루프 구조를 갖는데, 계통 임피던스가 큰 약계통 환경에서는 루프 간의 상호작용이 심화되는 특성을 보인다^{[3], [4]}. 약계통 환경에서의 계통 추종형 인버터 안정성 연구는 주로 PLL에 의한 동기화 불안정 문제에 초점을 두어 발전해 왔으며^[5], 최근에는 dq 임피던스 기반 해석, 상태공간 및 고유값 기반 해석, 그리고 제어 루프 간 상호작용을 함께 고려하는 방향으로도 확장되고 있다 ^[12]–^[15]. 또한 virtual impedance, active damping, PLL 재설계 등 다양한 안정화 기법도 제안되어 왔다^[5]–^[8]. 이와 같은 연구 흐름은 PLL이 약계통 불안정에서 여전히 중요한 원인임을 보여주는 동시에, 특정 운전 조건에서는 PLL뿐 아니라 outer loop, inner loop, 그리고 계통 임피던스의 상호작용을 함께 고려할 필요가 있음을 시사한다^[13]–^[15].

따라서 약계통 안정화 문제는 특정 단일 제어 루프의 문제로 한정하기보다, 불안정 모드를 직접 식별하고 그 모드에 크게 관여하는 상태와 제어 경로를 바탕으로 조정 파라미터를 선정하는 관점에서 접근할 필요가 있다 ^{[13], [15]}. 본 논문은 추가적인 보상 경로를 설계하거나 새로운 보상기 구조를 도입하는 접근과 달리, 약계통 조건에서 관찰되는 특정 불안정 모드를 직접 추적하고, participation factor 분석을 통해 해당 모드에 크게 관여하는 상태와 제어 경로를 식별한 뒤, 기존 outer loop 내부에서 조정이 필요한 핵심 조정 파라미터를 선정하는 데 초점을 둔다. 이러한 접근은 보상기 구조 자체의 일반적 우열을 비교하기보다, 약계통 조건에서 어떤 제어 경로가 불안정 모드에 실질적으로 크게 관여하는지를 진단하고, 그 결과를 바탕으로 조정 대상을 선정한다는 점에서 기존 접근과 구별된다 ^[5]–^{[8], [13]}–^[15].

이를 위해 본 논문에서는 선형화된 상태공간 모델을 구성하고 ^{[2], [10], [11],} 고유값 해석, 모드 추적, 그리고 participation factor 분석을 수행하여 약계통에서 문제가 되는 불안정 진동 모드를 체계적으로 분석한다 ^{[2], [12]}–^[15]. 이후 해당 모드에 크게 관여하는 상태와 제어 경로를 바탕으로 outer loop 적분 이득을 핵심 조정 파라미터로 식별하고, 고주파 모드의 안정화 조건과 저주파 안정성 조건을 동시에 고려하여 안정 운전 가능 영역과 설계 지침을 제시한다. 즉, 본 논문은 약계통 조건에서 불안정 모드에 크게 관여하는 상태와 제어 경로를 모드 해석 관점에서 진단하고, 그 결과를 바탕으로 조정이 필요한 파라미터를 식별하여 안정 운전 가능 영역을 체계적으로 도출하는 절차를 제시하는 데 있다^[13],[15].

2. 시스템 모델링

그림 1. Outer loop와 inner loop를 포함한 계통 추종형 인버터의 전체 폐루프 제어 블록도

Fig. 1. Overall closed-loop control block diagram of the grid-following inverter including outer loop and inner loop

그림 1은 본 논문에서 고려하는 계통 추종형 인버터(Grid-Following Inverter)의 전체 시스템 구성이다. 전체 시스템은 크게 DC 전압원, 3상 인버터, 계통 임피던스로 구성된 전력 회로부(Power Stage)와, 이를 제어하기 위한 제어 시스템부(Control Stage)로 구성하였다.

약계통(Weak grid) 환경을 모의하기 위해 인버터와 연계된 계통 임피던스($L_g$)는 가변적인 상황을 가정하였다 ^[9]. 제어 시스템은 계통 전압($v_{abc}$)과 전류($i_{abc}$)를 PCC 단에서 측정하여 피드백 받으며, 위상 동기화를 위해 PLL을 사용한다 ^[2]. Outer loop는 기준 유효전력 및 무효전력과 PCC에서 계산된 측정 유효전력 및 무효전력의 오차를 이용하는 폐루프 제어 구조이다. 이 오차는 PI 제어기를 거쳐 d축 및 q축 전류 기준값으로 변환된다. 생성된 전류 기준값은 inner loop로 전달되며, inner loop는 측정 전류와 기준 전류의 오차를 바탕으로 인버터 출력 전압을 제어한다. 따라서 본 연구에서 고려하는 제어 구조는 outer loop와 inner loop가 계층적으로 결합된 폐루프 제어 시스템으로 이해할 수 있다. PLL을 통해 검출된 위상각($\theta$)은 abc/dq 좌표 변환에 사용되어 제어 변수들을 동기 좌표계(Synchronous Reference Frame)상의 직류 성분으로 변환한다. 이때 outer loop에서 d축 전류 기준값은 주로 유효전력 제어와, q축 전류 기준값은 무효전력 제어와 연계된다. Outer loop 비례 이득 $k_{p,out}$는 유효전력 및 무효전력 오차에 대한 즉각적인 응답 크기를 결정하며, outer loop 적분 이득 $k_{i,out}$는 누적된 전력 오차를 제거하기 위해 전류 기준값을 지속적으로 보정하는 역할을 한다. 따라서 outer loop는 단순한 기준값 생성기가 아니라, 전력 동특성과 inner loop를 연결하는 상위 동적 경로로 이해할 수 있다.

이하에서는 그림 1의 시스템을 동기 회전 좌표계(d–q frame)에서 표현하고 정상운전점 주변의 소신호 선형화(small-signal linearization)를 통해 MATLAB에서 사용한 상태공간 모델을 구성한다. 본 연구에서는 3상 평형 및 정상상태 운전을 가정하며, 스위칭 고조파 성분은 해석 대상에서 제외한다 ^[2]. 또한 PLL에 의해 정의되는 제어기 d–q 좌표계간 각도 오차 $\Delta\theta$로 인한 결합 효과를 고려한다^[10].

여기서 ($\tilde{\ }$)는 정상 운전점 주변의 소신호 변동분을 의미한다. PCC에서 측정되는 전압과 전류는 $v_{pcc}=[v_d \ v_q]$, $i_L=[i_d \ i_q]$로 두며, PLL 위상각 추정 오차는 $\Delta\theta(s) = \hat{\theta} - \theta_s$로 정의한다. d-q 좌표계에서 출력 임피던스 행렬로 표현될 수 있으며, 주파수 영역에서 다음과 같은 관계를 갖는다.

식 (1)의 $\tilde{v}(s)$와 $\tilde{i}(s)$는 각각 동기 회전 좌표계(d-q frame)에서의 소신호 전압 및 전류 벡터를 나타내며, 식 (2)의 $Z_{out,ol}(s)$는 인버터 출력 필터의 개루프(Open-loop) 특성을 나타내는 2×2 임피던스 행렬이다. 여기서 $L$은 인버터 출력단에 위치한 AC 인덕터의 인덕턴스 성분이고 $R$은 해당 인덕터의 등가 내부 저항을 의미하며, $s$는 복소 주파수 영역의 라플라스 연산자를 나타낸다. 또한 행렬 내 비대각 성분인 $\omega L$은 정격 각주파수 $\omega$에 의해 발생하는 d축과 q축 사이의 교차 결합항으로 좌표계 회전에 따른 축 간의 상호 간섭 효과를 의미한다. 이러한 임피던스 행렬 표현인 식 (1)-(2)는 시간영역에서 필터 전류의 d-q 동역학 방정식과 동등하며, 다음과 같이 쓸 수 있다^[12].

식 (3)에서 $v=[v_d \ v_q]^T$는 필터(인덕터) 양단 전압 소신호를 의미하며, 예를 들어 $v=v_c-v_{pcc}$ (컨버터 출력전압과 PCC 전압의 차)로 정의될 수 있다. 본 연구에서는 식 (3)의 시간영역 동역학을 기반으로 inner loop, outer loop, 그리고 PLL로 인한 좌표계 결합 효과를 포함하여 전체 시스템을 선형화된 상태공간 형태로 구성하였다 ^{[2], [10]}. 최종적으로 다음의 소신호 상태공간 모델을 얻는다.

식 (4)에서 $\Delta x$는 필터 전류, 제어기(PI) 적분 상태, PLL 내부 상태 및 지연/필터 상태 등을 포함한 소신호 상태벡터이며, $\Delta u$는 기준값 또는 외란 입력을 의미한다. 본 연구에서 사용한 상태공간 모델은 일반적인 선형 시불변 시스템의 형태인 $\Delta\dot{x} = A\Delta x + B\Delta u, \Delta y = C\Delta x + D\Delta u$로 구성된다. 여기서 상태 행렬은 PLL, inner loop, outer loop, dq 축 전류 동역학 및 계통 임피던스와 관련된 결합항을 포함하도록 구성하였다. 본 연구에서는 MATLAB에서 블록별 모델을 결합하여 상태공간 모델을 구성하고, 해당 모델의 고유값/고유벡터 기반 모드 해석 및 시뮬레이션을 통해 계통 강건성(SCR) 변화에 따른 안정도 특성을 검토하였다 ^[2].

본 연구에서 사용한 상태공간 모델은 ^[11]의 dq 소신호 모델링을 바탕으로 구성하였다. 상태공간 모델의 복잡도를 줄이면서 약계통에서의 핵심 동특성을 해석하기 위해, LCL 필터의 커패시터 성분은 생략하고 인덕턴스 중심의 등가 모델을 적용하였다. 또한 시뮬레이션과 고유값 해석에 사용한 기준 모델 파라미터와 제어기 이득을 표 1에 정리하였다.

여기서 $R_f$와 $L_f$는 인버터측 필터의 등가 저항 및 인덕턴스를 의미한다. 본 연구의 소신호 모델은 커패시터 동특성을 생략한 L-filter 기반의 등가 인터페이스 모델로 구성되며, 해석에는 인버터–계통 인터페이스의 총 등가 저항과 총 등가 인덕턴스를 각각 $R_{eq}=R_f+R_g$, $L_{eq}=L_f+L_g$의 직렬 합산 형태로 사용하였다. 따라서 표 1은 시뮬레이션과 고유값 해석에 사용한 기준 모델 파라미터와 제어기 이득을 나타내며, 이후 3장의 계통 강도 변화 해석에서는 목표 SCR에 대응하도록 총 등가 인덕턴스 $L_{eq}$를 조정하여 계통 임피던스 변화를 구현하였다. 또한 표 1의 기준 모델 파라미터와 제어기 이득은 ^[11]에 제시된 모델 및 파라미터를 참고하였으며, 본 연구의 해석 조건에 맞게 일부 값을 수정하여 적용하였다.

3. 계통 임피던스 변화에 따른 안정성 판별 및 불안정 모드 진단

3.1 계통 임피던스 변화에 따른 안정성 판별

본 논문에서 계통 강도는 SCR(Short Circuit Ratio)로 나타내며, 일반적으로 다음과 같이 정의된다.

(5)

$SCR = \frac{S_{sc}}{S_{rated}}$

여기서 $S_{sc}$는 PCC에서의 계통 단락용량(short-circuit capacity), $S_{rated}$는 인버터의 정격용량을 의미한다. 일반적으로 SCR이 클수록 강계통(strong grid), SCR이 작을수록 약계통(weak grid)을 의미한다. 본 연구에서는 인버터–계통 인터페이스의 총 등가 직렬 인덕턴스 $L_{eq}=L_f+L_g$를 조정하여 계통 임피던스 증가를 구현하였고, 이에 대응하는 SCR 값을 계산하여 계통 강도 변화를 정량적으로 평가하였다. 이하의 고유값 분석과 시간영역 비교는 표 1에 정리한 모델 사양과 파라미터 값을 기준으로 수행하였다.

그림 2. SCR 변화에 따른 감쇠비 기반 안정도 평가

Fig. 2. Damping-ratio-based stability assessment under varying short-circuit ratio(SCR)

그림 2는 SCR 변화에 따라 추적한 진동 모드의 감쇠비가 어떻게 변화하는지를 나타낸다. 그림의 세로축은 각 SCR 조건에서 계산한 해당 모드의 감쇠비를 나타내며 감쇠비가 0%를 초과하면 안정, 0% 미만이면 불안정으로 판단할 수 있다. 그림에서 확인할 수 있듯이 SCR이 큰 영역에서는 감쇠비가 상대적으로 높은 값을 유지하여 안정적인 동특성을 보이는 반면, SCR이 감소할수록 감쇠비가 점차 저하되는 경향이 나타난다. 특히 특정 임계 SCR 이하에서는 감쇠비가 0% 이하로 감소하여 해당 모드가 불안정 영역으로 전이됨을 확인할 수 있다. 이는 계통 강도 저하가 추적 진동 모드의 감쇠 특성을 직접적으로 악화시키며, 약계통 조건에서의 불안정 현상이 특정 모드의 감쇠 상실과 밀접하게 연관되어 있음을 보여준다.

그림 3. 강계통 조건과 약계통 조건에서의 유효전력 시간영역 응답 비교

Fig. 3. Time-domain active-power responses under high-SCR and low-SCR conditions

그림 3은 대표 강계통 조건(SCR $\approx$ 8)과 약계통 조건(SCR $\approx$ 2)에서의 유효전력 시간영역 응답을 비교한 결과이다. 강계통 조건에서는 응답이 안정적으로 수렴하는 반면, 약계통 조건에서는 진동이 점차 증폭되며 불안정한 응답을 나타낸다. 이러한 결과는 계통 강도가 저하될수록 제어기와 계통 임피던스 사이의 상호작용이 강화되어 시스템의 감쇠 특성이 악화될 수 있음을 보여준다. 또한 시간영역에서 관측된 불안정 응답은 앞선 감쇠비 기반 안정도 해석 결과와도 일관되며, 계통 강도 저하에 따라 시스템이 안정영역에서 불안정영역으로 전이될 수 있음을 확인시켜 준다.

3.2 Participation Factor 분석을 통한 불안정 모드 진단

본 절에서는 약계통에서 관찰되는 불안정 현상을 보다 구체적으로 해석하기 위해, SCR 변화에 따른 각 상태 변수의 participation factor 추이를 분석하고, 이를 바탕으로 해당 모드를 구성하는 주요 상태와 제어 경로를 해석한다 ^[10]. 그림 4는 SCR 변화에 따라 추적된 모드의 participation factor가 각 상태 변수에 대해 어떻게 변화하는지를 보여준다 ^[10].

그림 4. SCR 변화에 따른 추적 진동 모드의 participation factor

Fig. 4. Participation factor evolution of the tracked oscillatory mode under varying SCR

그림 4는 SCR 변화에 따라 추적한 진동 모드를 구성하는 주요 상태 변수들의 participation factor 변화를 나타낸다. 그림에서 빨간 세로선으로 표시한 SCR = 2는 본 연구에서 선정한 대표적인 약계통 조건을 의미한다. 그림에서 확인할 수 있듯이, PLL 관련 상태, outer loop 상태, 그리고 dq축 전류 상태가 전반적으로 비교적 큰 모드 participation factor를 유지하며,

표 2. SCR = 2 조건에서 participation factor magnitude 상위 10개 값

Table 2. Top 10 participation factor magnitudes under SCR = 2

Dominant State Variables (Top 10)	Participation Factor Magnitude (-)
PLL-전류 결합 q축 상태($\xi_{PLL,i,q}$)	0.1383
PLL-전류 결합 d축 상태($\xi_{PLL,i,d}$)	0.1383
유효전력 상태($\Delta P$)	0.0794
무효전력 상태($\Delta Q$)	0.0794
계통 주입 d축 전류($\Delta i_d$)	0.0723
계통 주입 q축 전류($\Delta i_q$)	0.0723
Inner loop d축 보조 상태($x_{in,d}$)	0.0442
Inner loop q축 보조 상태($x_{in,q}$)	0.0442
PLL-듀티비 결합 d축 상태($\xi_{PLL,D,d}$)	0.0441
PLL-듀티비 결합 q축 상태($\xi_{PLL,D,q}$)	0.0441

SCR 변화에 따라 각 상태의 상대적 기여도가 달라지는 경향이 나타난다. 이는 해당 진동 모드가 특정 단일 제어 루프에 의해 결정되기보다, PLL, outer loop, 그리고 전류 동특성이 함께 관여하는 형태로 나타남을 시사한다. 이러한 경향을 보다 정량적으로 확인하기 위해, 본 연구에서는 그림 4에서 표시한 SCR = 2 조건을 기준으로 추적 진동 모드의 상위 10개 모드 participation factor 크기를 표 2에 정리하였다.

여기서 표 2의 수치는 추적된 진동 모드에 대한 participation factor magnitude를 나타내며, 물리량의 절대 크기가 아니라 각 상태 변수의 상대적 참여 정도를 의미하는 무차원값(-)이다. 그러나 participation factor 분석 결과만으로는 왜 약계통에서 진동이 증폭되는지를 충분히 설명하기 어렵다. 이를 물리적으로 해석하면 다음과 같다. 먼저 outer loop의 적분 동작은 유효전력 및 무효전력 오차를 줄이기 위해 d축 및 q축 전류 기준값을 지속적으로 보정한다. 이 기준값 변화는 inner loop를 통해 실제 dq축 전류 변화로 이어지며, 약계통에서는 큰 계통 임피던스로 인해 이러한 전류 변화가 PCC 전압의 크기와 위상 변화로 다시 크게 반영된다. 즉, 강계통에서는 동일한 전류 변화가 계통에 의해 빠르게 흡수되지만, 약계통에서는 전류 변화가 전압 변화로 더 크게 환산되어 제어기 입력으로 되돌아오게 된다. 이어서 PCC 전압의 위상 변화는 PLL의 위상 추정 오차를 증가시키고, 증가된 PLL 오차는 좌표변환 과정에서 d축과 q축의 결합을 강화하여 inner loop와 outer loop의 입력 경로에 다시 영향을 미친다. 결과적으로 outer loop의 적분 상태, inner loop의 응답, 계통 임피던스에 의한 PCC 전압 민감도, 그리고 PLL 위상 추정 경로가 하나의 피드백 루프를 형성하게 되며, 약계통에서는 이 루프의 영향이 더욱 커져 감쇠가 약화되고 진동이 쉽게 증폭될 수 있다. 따라서 약계통에서의 진동 문제는 특정 단일 제어기의 문제라기보다, outer loop, inner loop, PLL, 그리고 계통 임피던스가 함께 형성하는 결합된 상호작용의 결과로 이해할 수 있다. 이러한 관점에서 보면 안정화의 핵심은 단순히 어느 한 경로만 억제하는 것이 아니라, 해당 피드백 경로의 강도를 줄이는 방향으로 제어 파라미터를 조정하는 데 있으며, 본 논문에서는 그중 outer loop 적분 이득 $k_{i,out}$를 핵심 조정 파라미터로 선정하였다.

4. 안정화 대책 및 제어기 설계 가이드라인

앞선 3장의 분석 결과, 약계통 조건에서 발생하는 불안정 진동 모드는 PLL 관련 상태, outer loop 상태, 그리고 dq축 전류 상태가 동시에 크게 관여하는 것으로 확인되었으며, 이 중 outer loop의 적분 동작이 해당 모드의 안정성에 직접적인 영향을 미치는 것으로 확인되었다. 따라서 본 절에서는 약계통 조건에서 시스템의 안정성을 확보하기 위한 조정 파라미터로 outer loop 적분 이득 $k_{i,out}$를 선정하고, 고주파 모드의 안정화 조건과 전체 시스템의 저주파 안정성을 동시에 고려하여 안정 운전 가능 영역을 도출하고자 한다.

본 연구에서는 약계통 조건에서 고주파 모드가 안정 영역으로 진입하기 위한 조건과, 동시에 다른 저주파 모드가 다시 불안정해지지 않기 위한 조건을 함께 고려하여, outer loop 적분 이득의 허용 구간을 해석적으로 제시하는 데 목적이 있다. 이러한 관점에서 안정 운전 가능 영역은 단일 점이 아니라, 서로 다른 두 안정성 경계의 교집합으로 이해할 수 있다.

그림 5. Outer Loop 적분 이득의 안정 운전 영역 도출을 위한 파라미터 튜닝 절차

Fig. 5. Flowchart of the parameter-tuning procedure for deriving the stable operating region of the outer loop integral gain

그림 5는 앞선 3장의 분석 결과를 바탕으로, 약계통 환경에서 outer loop 적분 이득 $k_{i,out}$의 안정 운전 영역을 도출하기 위한 체계적 튜닝 절차를 나타낸다. 제안된 절차는 먼저 모드 추적과 participation factor 분석을 통해 진동 유발의 주된 원인으로 식별된 outer loop 적분 이득 $k_{i,out}$를 핵심 튜닝 대상으로 선정한다. 이후 고주파 모드의 고유값 궤적을 분석하여 해당 모드가 안정 영역으로 진입하는 상한 경계를 도출하고, 동시에 $k_{i,out}$의 과도한 감소로 인해 다른 저주파 모드가 다시 불안정해지지 않도록 하는 하한 경계를 함께 산정한다. 따라서 본 연구에서의 안정 운전 영역은 고주파 모드 안정화 조건과 저주파 안정성 조건을 함께 만족하는 구간으로 해석할 수 있다.

4.1 튜닝에 따른 고유값 궤적 분석

그림 6은 약계통 조건에서 outer loop 적분 이득($k_{i,out}$)을 가변했을 때, 추적한 고주파 모드의 고유값이 복소평면에서 어떻게 이동하는지를 나타낸다. 기준 조건에서는 해당 고유값이 우반평면에 위치하여 시스템이 불안정하지만, $k_{i,out}$를 점진적으로 감소시키면 고유값이 좌측으로 이동하면서 감쇠가 개선되고, 일정 경계 이하에서는 안정 영역으로 진입한다. 이 결과는 outer loop의 적분 동작을 완화하는 것이 고주파 모드의 안정화에 직접적으로 기여함을 보여준다.

본 그림은 약계통 조건에서 outer loop 적분 이득 변화가 고주파 모드의 안정도에 어떤 방향으로 영향을 미치는지를 보여주는 해석 결과이며, 실제 임계 경계는 계통 강도와 제어기 설정에 따라 달라질 수 있다. 따라서 본 연구에서는 고주파 모드가 안정 영역으로 진입하는 경계를 상한 경계로 정의하고, 이후 저주파 안정성과 함께 고려하여 최종 안정 운전 가능 영역을 도출한다.

그림 6. 약계통 조건에서 Outer Loop 적분 이득($k_{i,out}$) 변화에 따른 고유값 궤적

Fig. 6. Root Locus with Varying Outer Loop Integral Gain ($k_{i,out}$) under Weak Grid Conditions

그림 7. 고주파 및 저주파 불안정 모드를 고려한 Outer Loop 적분 이득 ($k_{i,out}$)의 안정 운전 영역

Fig. 7. Derivation of Stable Operating Window for Outer Loop Integral Gain ($k_{i,out}$) Considering High-Frequency and Low-Frequency Instability Modes

본 연구에서 제시하는 안정 운전 가능 영역은 약계통 조건에서 관찰되는 고주파 모드의 안정화 조건과 전체 시스템의 저주파 안정성 조건을 동시에 고려하여 도출된 경계의 교집합으로 정의된다. 일반적으로 outer loop 적분 이득 $k_{i,out}$의 허용 범위는 고주파 모드가 안정 영역으로 진입하는 상한 경계와, $k_{i,out}$의 과도한 감소로 인해 다른 저주파 모드가 다시 불안정해지지 않도록 하는 하한 경계 사이에서 결정될 수 있으며, 이를 다음과 같이 나타낼 수 있다.

(6)

$k_{i,out}^{LF} \le k_{i,out} \le k_{i,out}^{HF}$

여기서 $k_{i,out}^{HF}$는 고주파 모드가 안정 영역으로 진입하는 임계 상한을 의미하고, $k_{i,out}^{LF}$는 $k_{i,out}$ 감소에 따라 저주파 모드가 다시 불안정해지지 않도록 하는 임계 하한을 의미한다.

그림 7은 이러한 두 경계를 함께 고려하여 outer loop 적분 이득의 안정 운전 가능 영역을 나타낸다. 그림에서 확인할 수 있듯이, $k_{i,out}$가 과도하게 큰 영역에서는 고주파 모드가 충분한 감쇠를 확보하지 못할 수 있으며, 반대로 $k_{i,out}$가 지나치게 작은 영역에서는 다른 저주파 모드의 안정성이 다시 악화될 수 있다. 따라서 $k_{i,out}$의 안정 운전 가능 영역은 상한 경계와 하한 경계의 교집합으로 결정된다.

본 논문은 약계통 조건에서 고주파 모드와 저주파 안정성을 동시에 고려하여, outer loop 적분 이득의 허용 구간을 체계적으로 도출하는 해석 절차를 제시하는 데 있다. 즉, 동일한 방식의 모드 추적, 모드 participation factor 분석, 그리고 고유값 궤적 해석을 적용하면, 다른 계통 조건에서도 각 조건에 대응하는 안정성 경계를 다시 도출할 수 있다. 따라서 그림 7은 약계통에서 $k_{i,out}$의 조정이 어떤 안정성 경계를 통해 제한되는지를 보여주는 설계 지침용 그림으로 이해할 수 있다.

5. 결 론

본 연구에서는 약계통 환경에서 계통 추종형 인버터에 발생하는 진동 불안정 현상을 분석하고, outer loop 적분 이득 조정을 기반으로 한 안정화 방향을 제시하였다. 선형화된 상태공간 모델에 대한 고유값 해석과 모드 추적을 통해, 약계통 조건에서 문제가 되는 진동 모드를 일관되게 식별하였으며, participation factor 및 고유벡터 해석을 통해 해당 모드에는 PLL 관련 상태, outer loop 상태, 그리고 dq축 전류 상태가 동시에 관여함을 확인하였다. 이는 약계통에서의 진동 문제가 특정 단일 제어 루프의 문제라기보다, PLL, outer loop, inner loop, 그리고 계통 임피던스 사이의 상호작용에 의해 형성됨을 보여준다.

또한 본 연구에서는 이러한 해석 결과를 바탕으로 outer loop 적분 이득 $k_{i,out}$를 핵심 조정 파라미터로 선정하고, 이 값의 변화에 따라 고주파 모드의 안정도와 전체 시스템의 저주파 안정성이 어떻게 달라지는지를 함께 검토하였다. 그 결과, outer loop 적분 이득 $k_{i,out}$의 허용 범위는 고주파 모드가 안정 영역으로 진입하는 상한 경계와, 저주파 모드가 다시 불안정해지지 않도록 하는 하한 경계 사이에서 결정될 수 있음을 확인하였다. 따라서 약계통 환경에서의 안정 운전 가능 영역은 고주파 모드 억제와 저주파 안정성을 동시에 만족시키는 구간으로 해석할 수 있다.

종합하면, 본 연구는 약계통 조건에서 진동 모드의 특성을 식별하고, 해당 모드에 크게 관여하는 상태와 제어 경로를 바탕으로 outer loop 적분 이득 $k_{i,out}$의 안정 경계를 체계적으로 도출하는 해석 절차를 제시하였다. 다시 말해, 본 연구는 약계통 안정화 문제를 단순한 개별 제어기 조정 문제가 아니라, 고주파 모드와 저주파 안정성을 함께 고려해야 하는 설계 문제로 해석하였으며, 이러한 관점에서 outer loop 적분 이득 조정의 필요성과 방향을 제시하였다. 향후에는 보다 다양한 계통 강도와 제어기 조건에서 동일한 절차를 확장 적용하고, 필터 및 지연 성분을 보다 상세히 반영한 모델에서 추가적인 검증을 수행할 필요가 있다. 또한 virtual impedance, active damping 등 기존 보상 구조와의 비교를 포함하여, 보다 다양한 제어기 및 보상 방식에 대한 시간영역 및 주파수영역 검증이 추가로 이루어질 필요가 있다.