우희준
(Hui-Jun Woo)
*iD
김선빈
(Seon-Been Kim)
*iD
장유나
(You-Na Jang)
*iD
안달
(Dal Ahn)
†iD
-
Dept. of Information and Convergence Technology, Soonchunhyang University, Republic
of Korea.
-
Dept. of Electrical Engineering, Soonchunhyang University, Republic of Korea.
Copyright © The Korean Institute of Electrical Engineers
Key Words
Microstrip-Line, Diplexer, DC Signal Transmission, Open Stub, Metallic Partition Wall
1. Introduction
최근 무선 통신 시스템에서는 여러 주파수 대역의 신호를 효율적으로 처리하기 위한 RF 수동소자의 중요성이 증가하고 있으며, 대역 간 높은 격리도 확보가
요구되고 있다[1]. 이러한 시스템에서 다이플렉서는 공통 포트를 통해 입출력되는 신호를 주파수 대역에 따라 서로 다른 경로로 분리하거나, 서로 다른 대역의 신호를 하나의
포트로 결합하는 핵심 수동소자로 사용된다[2].
마이크로스트립 라인 구조는 제작이 용이한 대표적인 평면형 인쇄 전송선로 구조 중 하나로, 소형화 구현에 유리하여 RF 및 무선 통신 시스템의 여파기와
다이플렉서 설계에 널리 활용되고 있다[3-
4].
기존의 마이크로스트립 라인 기반의 다이플렉서는 주로 두 개의 여파기를 조합하여 설계되며, 낮은 삽입손실, 우수한 정합 특성 및 포트 간 높은 격리도
확보를 주요 설계 지표로 연구되어 왔다[5-
8].
그러나 기존 연구들은 주로 RF 대역에서의 주파수 분리 특성과 손실 및 격리도 개선에 초점을 두고 있으며, 공통 포트와 출력 포트 사이의 DC 전송경로
확보에 대한 고려는 상대적으로 제한적이다. 일반적으로 RF 시스템에서는 능동소자의 바이어스 공급 또는 DC 전원 전달을 위해 별도의 바이어스 공급
회로가 사용되어 왔으며, 이때 추가 회로의 기생 성분과 손실은 RF 성능에 영향을 줄 수 있다[9-
10].
따라서 본 논문에서는 별도의 DC 공급 회로를 추가하지 않고, RF 대역에서의 주파수 분리 특성을 유지하면서 모든 포트 간 DC 전송경로를 확보할
수 있는 마이크로스트립 라인 기반의 다이플렉서를 제안한다.
제안한 다이플렉서는 규격에 만족하는 저역통과 여파기와 고역통과 여파기를 병렬로 결합한 구조를 기반으로 하며, 각 여파기는 목표 주파수 대역에서 우수한
응답특성을 갖도록 설계하였다. 또한 각 여파기 내에 인접한 전송선로 및 스터브 사이에서 발생할 수 있는 불필요한 전자기적 상호 결합을 억제하기 위해
금속 격벽 구조를 적용하였으며, 이를 통해 포트 간 격리도와 대역 내의 감쇠특성을 개선하였다.
제안한 구조는 3D EM simulation과 제작 및 측정을 통해 검증하였으며, 기존의 일반적인 마이크로스트립 라인 기반의 다이플렉서 구조와 비교하여
RF 대역 분리 특성을 유지하면서 DC 신호 전송이 가능한 구조적 장점을 갖는 것을 확인하였다.
2. Design Theory
본 논문에서는 모든 포트 간 DC 전송경로를 확보할 수 있는 마이크로스트립 라인 기반의 다이플렉서를 제안한다. 체비셰프 응답특성을 갖는 저역통과 여파기와
최적화된 고역통과 여파기 설계 기법을 기반으로 한 고역통과 여파기를 각각 설계한 후, 두 여파기를 공통 포트에서 병렬 구조로 결합하였다. 표 1은 제안한 다이플렉서의 목표 규격을 나타낸다.
표 1 제안한 다이플렉서의 목표 규격
Table 1 Target specifications of the proposed diplexer
|
Path
|
parameters
|
Specifications
|
|
Rx
|
Pass band [GHz]
|
1.69-1.78
|
|
Return loss [dB]
|
10 min.
|
|
Insertion loss [dB]
|
1.0 max.
|
|
Attenuation [dB]
|
50 min.
|
|
Isolation [dB]
|
50 min.
|
|
Tx
|
Pass band [GHz]
|
2.11-2.18
|
|
Return loss [dB]
|
10 min.
|
|
Insertion loss [dB]
|
1.0 max.
|
|
Attenuation [dB]
|
50 min.
|
|
Isolation [dB]
|
50 min.
|
2.1 체비셰프 저역통과 여파기 설계
체비셰프 저역통과 여파기는 정규화된 저역통과 프로토타입 회로를 기반으로 설계된다. 정규화 프로토타입 입력 저항 $g_0$, 출력 저항 $g_{n+1}$
그리고 필터 차수에 따라 결정되는 리액턴스 소자값 $g_k$ ($k = 1, 2, \cdots, n$)으로 구성된다. 체비셰프 저역통과 프로토타입의
정규화된 소자값은 통과 대역 리플 $L_{Ar}$과 필터 차수 $n$에 의해 결정되며, 이를 계산하기 위한 보조변수 $\beta$, $\gamma$,
$a_k$, $b_k$를 식 (1)~(4)에 나타내었다. 정의된 보조변수들을 통해 정규화된 체비셰프 저역통과 프로토타입의 소자값은 식 (5)~(7)과 같이 결정된다[11].
정규화된 체비셰프 저역통과 프로토타입의 소자값은 기준 임피던스가 1[Ω], 차단 각주파수가 1[rad/s]인 조건에서 정의된다. 따라서 실제 설계
조건에 해당하는 기준 임피던스 $Z_0$와 차단 주파수 $f_c$를 적용하기 위해서는 임피던스 스케일링 및 주파수 스케일링 과정이 필요하다. 차단
각주파수 $\omega_c$는 식 (8)과 같이 정의되며, 이를 바탕으로 정규화된 프로토타입 소자값은 식 (9)~(10)을 통해 각각 직렬 인덕턴스와 병렬 커패시턴스 값으로 변환된다. 스케일링된 소자값을 포함하는 13단 프로토타입 저역통과 여파기를 그림 1에 나타내었다.
그림 1 집중소자로 구성된 13단 프로토타입 저역통과 여파기
Fig. 1 13th-order lumped-element prototype low-pass filter
집중소자를 실제 마이크로스트립 라인 구조 기반의 전송선로로 구현하기 위해서는 분포정수회로로 등가 변환하는 과정이 필요하다. 직렬 인덕터 $L$은 특성
임피던스 $Z_0$와 전기적 길이 $\theta$를 갖는 직렬 전송선로로 등가화할 수 있고, 션트 커패시터 $C$는 특성 어드미턴스 $Y_0$와 전기적
길이 $\phi$를 갖는 션트 개방 스터브로 등가화할 수 있다. 이러한 등가 변환 관계를 그림 2와 식 (11)~(12)에 나타내었다.
그림 2 집중소자형 인덕터 및 커패시터의 분포정수 소자 등가 변환
Fig. 2 Distributed-element equivalent transformation of lumped-element inductors and
capacitors
2.2 최적화된 고역통과 여파기 설계 기법
마이크로스트립 라인 구조 기반의 고역통과 여파기는 다양한 구조로 구현될 수 있다. 그 중 차단 주파수 $f_c$에서 전기적 길이 $\theta_c$를
갖는 병렬 단락 스터브들이 직렬로 연결되며, 각 스터브들은 전기적 길이 $2\theta_c$를 갖는 전송선로로 분리되는 설계 방식이 존재한다. 차단
주파수와 이에 대응하는 전기적 길이, 통과대역의 상한 주파수 $f_H$ 사이의 관계는 식 (13)과 같이 표현되며, $\theta_c$의 설정에 따라 여파기의 설계 방향은 넓은 통과 대역 확보 또는 우수한 감쇠특성 확보로 조절될 수 있다[12]. 단락 스터브의 입력 어드미턴스는 식 (14)와 같이 표현되며, 동일한 $f_c$ 설계 조건에서 $\theta_c$가 증가하면, $f_H$가 감소하여 대역폭은 감소하지만, 주파수 변화에 따른
단락 스터브의 입력 어드미턴스 변화가 증가하여 차단 대역에서 우수한 감쇠특성을 확보할 수 있다.
본 설계 방식에서는 $\theta_c = 25^\circ, 30^\circ, 35^\circ$ 조건에 대한 정규화 어드미턴스 값을 제공하며, 전송선로
및 단락 스터브의 특성 임피던스는 정규화 어드미턴스 값을 이용하여 식 (15)와 같이 산출된다. 정규화 어드미턴스로 구성한 5단 고역통과 여파기를 그림 3에 나타내었으며, 단수와 단락 스터브의 개수는 대응된다. 제시되지 않은 $\theta_c$ 값을 적용할 경우, 보간법 또는 외삽법을 통해 초기 정규화
어드미턴스 값을 산출할 수 있으며, 추가적인 임피던스 조정 과정이 필요하다.
그림 3 5단 고역통과 여파기 구조
Fig. 3 Structure of the 5th-order-high-pass filter
2.3 다이플렉서 이론
다이플렉서는 하나의 공통 포트를 통해 입력된 신호를 주파수 대역에 따라 서로 다른 출력 포트로 분리하거나, 서로 다른 주파수 대역의 신호를 하나의
공통 포트로 결합하는 수동 회로이다. 본 논문에서는 저역통과 여파기와 고역통과 여파기를 공통 입력 포트를 병렬 결합 구조로 구성하여 다이플렉서를 설계한다.
공통 포트로 입력된 신호 중 저주파 대역 성분은 저역통과 여파기 경로를 통해 전달되며, 고주파 대역 성분은 고역통과 여파기 경로를 통해 전달된다.
다이플렉서의 주요 성능은 각 출력 경로의 삽입손실 및 반사손실, 차단 대역에서의 감쇠특성 및 포트 간 격리도에 의해 결정된다. 따라서 각 여파기는
통과 대역 내 낮은 삽입손실 및 반사손실과 차단 대역 내 충분한 감쇠특성을 갖도록 설계되어야 하며, 이를 통해 두 출력 포트 간 격리도를 확보하여야
한다. 그림 4는 본 논문에서 설계하는 다이플렉서의 기본 구조를 나타낸다.
그림 4 다이플렉서의 기본 구조
Fig. 4 Basic structure of a diplexer
3. Design Procedure of Diplexer
본 논문에서는 설계 및 simulation을 Ansys 사의 HFSS를 이용하여 수행하였다. 표 2는 사용된 기판의 규격이며, 우수한 차단 및 감쇠특성을 확보하기 위하여 13단 체비셰프 저역통과 여파기 구조를 적용하였다. 그림 5는 설계된 집중소자형 여파기를 분포소자형 여파기로 등가 변환한 저역통과 여파기 회로를 나타낸다. 규격에 만족하는 응답특성을 확보하기 위해 각 전송선로와
스터브의 전기적 길이를 세부적으로 조절하였으며, 구조의 단순화를 위하여 배치되는 모든 전송선로의 임피던스는 118[Ω], 스터브의 임피던스는 60[Ω]으로
동일한 값으로 설계하였다. 그림 5의 저역통과 여파기 회로에서의 각 전송선로와 개방 스터브의 전기적 길이를 표 3에 나열하였다.
표 2 기판의 규격
Table 2 Specifications of substrate
|
Parameters
|
Value
|
|
Dielectric constant ($\epsilon_r$)
|
2.97
|
|
Dissipation factor ($\tan\delta$)
|
0.0012
|
|
Dielectric thickness [mm]
|
1.52
|
|
Copper thickness [mm]
|
0.035
|
그림 5 설계된 저역통과 여파기 회로 구조
Fig. 5 Circuit structure of the designed low-pass filter
표 3 설계된 저역통과 여파기 회로 내의 전송선로 및 스터브의 전기적 길이 (단위: $^\circ$)
Table 3 Electrical lengths of the transmission lines and stubs in the designed low-pass
filter circuit (unit: $^\circ$)
|
$\theta_1$
|
$\theta_2$
|
$\theta_3$
|
$\phi_1$
|
$\phi_2$
|
$\phi_3$
|
$\phi_4$
|
|
32.09
|
35.93
|
36.37
|
51.82
|
67.62
|
68.49
|
68.83
|
설계된 저역통과 여파기 회로의 응답특성은 그림 6과 같으며, 제안한 규격에 만족하는 통과 대역에서 -0.05dB의 삽입손실 및 -19.06dB의 반사손실, 저지 대역에서 -61.73dB의 감쇠특성을
가진다.
그림 6 그림 5의 저역통과 여파기 회로의 S-parameter simulation 결과
Fig. 6 S-parameter simulation results of the low-pass filter in Fig. 5
개방 스터브의 입력 어드미턴스는 식 (16)과 같으며, 스터브의 폭을 증가시키면 $Y_0$이 증가하고, 길이를 감소시키면 $\tan\phi$가 감소한다. 적절한 비율로 두 변화가 보상되면 여파기의
응답특성은 유사하게 나타날 수 있다. 제한된 기판 내에 배치되기 위하여 그림 5의 $\phi_1$, $\phi_2$의 전기적 길이를 가지는 스터브의 길이를 줄일 필요가 있다. 제안한 규격에 만족하는 응답특성이 얻어지는 범위 내에서
알맞은 비율로 스터브의 폭을 늘리고, 길이를 보상하였다.
그림 7은 최종적으로 설계된 마이크로스트립 라인 구조 기반의 저역통과 여파기이며, 스터브 간의 불필요한 결합을 최소화하기 위하여 모든 스터브 사이에 금속
격벽을 배치하였다. 이후에 병렬 구조로 결합할 고역통과 여파기의 물리적인 크기와 배치를 고려하여 공통 포트 단의 선로를 포함하여 응답특성을 최적화하였다.
응답 특성은 그림 8과 같이 통과 대역에서 -0.51dB의 삽입손실과 -12.35dB의 반사손실, 저지 대역에서 -50.74dB의 감쇠특성을 가진다.
그림 7 설계된 마이크로스트립 라인 구조 기반의 저역통과 여파기 구조 (a) 윗면 (b) 금속 케이스를 포함한 3차원 구조
Fig. 7 Structure of the designed microstrip-line low-pass filter (a) Top view (b)
3D Structure including the metal case
그림 8 그림 7의 설계된 저역통과 여파기의 S-parameter simulation 결과
Fig. 8 S-parameter simulation results of the designed low-pass filter in Fig. 7
최적화된 고역통과 여파기 설계 기법을 기반으로 고역통과 여파기의 초기 회로를 설계하였으며, 초기 회로는 차단 주파수 $f_c = 2.05\text{GHz}$,
$\theta_c = 60^\circ$에서 5개의 단락 스터브를 갖는 5단 구조로 설계하였다. 이후에 우수한 감쇠특성과 DC 전송경로를 확보하기 위하여
$60^\circ$의 전기적 길이를 갖는 단락 스터브를 $150^\circ$의 전기적 길이를 갖는 개방 스터브로 대체하였고, 목표 응답특성을 만족하도록
전송선로와 개방 스터브의 특성 임피던스를 세부적으로 조정하였다. 최종적으로 설계된 고역통과 여파기의 회로 구조와 응답특성은 각각 그림 9와 그림 10에 나타내었으며, 조정된 각 전송선로와 개방 스터브의 특성 임피던스는 표 4에 정리하였다. 응답특성을 확인해보면 제안한 규격에 만족하며, 통과 대역에서 -0.17dB의 삽입손실과 -14.19dB의 반사손실, 저지 대역에서
–53.95dB의 감쇠특성을 가진다.
그림 9 설계된 고역통과 여파기 회로 구조
Fig. 9 Circuit structure of the designed high-pass filter
그림 10 그림 9의 고역통과 여파기 회로의 S-parameter simulation 결과
Fig. 10 S-parameter simulation results of the high-pass filter in Fig. 9
표 4 설계된 고역통과 여파기 회로 내의 전송선로 및 스터브의 임피던스 (단위: Ω)
Table 4 Impedances of the transmission lines and stubs in the designed high-pass filter
circuit (unit: Ω)
|
$Z_1$
|
$Z_{1,2}$
|
$Z_2$
|
$Z_{2,3}$
|
$Z_3$
|
|
31.41
|
82.62
|
18.31
|
96.22
|
14.39
|
그림 11은 최종적으로 설계된 마이크로스트립 라인 기반의 고역통과 여파기 구조를 나타낸다. 저역통과 여파기와 동일하게 스터브 간의 불필요한 상호 결합을 최소화하기
위하여 모든 스터브 사이에 금속 격벽을 배치하였으며, 추가적으로 전송선로 간의 상호 결합을 억제하기 위해 선로 사이에도 금속 격벽을 배치하였다. 이후
제한된 기판 크기 내에 고역통과 여파기를 배치하고, 공통 포트 단의 선로와의 적절한 결합이 이루어지도록 전체 구조를 최적화하였다. 최종적으로 설계된
고역통과 여파기의 응답특성은 그림 12에 나타내었으며, 제안한 규격에 만족하는 통과 대역에서 -0.45dB의 삽입손실과 -24.68dB의 반사손실을 나타내고, 저지 대역에서 -56.20dB의
감쇠특성을 가진다.
그림 11 설계된 마이크로스트립 라인 구조 기반의 고역통과 여파기 구조 (a) 윗면 (b) 금속 케이스를 포함한 3차원 구조
Fig. 11 Structure of the designed microstrip-line high-pass filter (a) Top view (b)
3D Structure including the metal case
그림 12 그림 11의 설계된 고역통과 여파기의 S-parameter simulation 결과
Fig. 12 S-parameter simulation results of the designed high-pass filter in Fig. 11
설계된 각 여파기를 병렬 구조로 결합하여 최종적으로 설계된 다이플렉서의 구조는 그림 13과 같다. 두 여파기 사이에 발생하는 불필요한 전자기적 결합을 억제하기 위하여 금속 격벽을 배치하였고, 제안한 규격에 만족하는 응답특성을 얻기 위하여
전송선로와 스터브의 물리적인 폭과 길이를 세부적으로 조정하였다. 제한된 기판 크기 내에서 각 여파기의 배치와 공통 포트 단 선로의 결합 구조를 최적화하여
목표 대역에서의 응답특성을 확보하였다. 제안된 다이플렉서의 Rx 및 Tx 대역에서의 S-parameter simulation 결과를 그림 14에 나타내었으며, 주요 응답특성은 표 5에 정리하였다. 표 5의 결과로부터 제안한 다이플렉서가 목표 규격에 만족하는 응답특성을 나타냄을 확인할 수 있다. 그림 15는 설계된 다이플렉서의 DC-500MHz 대역 S-parameter simulation 결과이며, 이를 통해 다이플렉서 내에 DC 전송경로가 확보됨을
알 수 있다.
그림 13 제안된 마이크로스트립 라인 구조 기반의 다이플렉서 구조 (a) 윗면 (b) 금속 케이스를 포함한 3차원 구조
Fig. 13 Structure of the proposed microstrip-line diplexer (a) Top view (b) 3D Structure
including the metal case
그림 14 그림 13의 제안된 다이플렉서의 Rx 및 Tx 대역 S-parameter simulation 결과
Fig. 14 S-parameter simulation results in the Rx and Tx bands of the proposed diplexer
in Fig. 13
표 5 제안된 다이플렉서의 주요 응답특성
Table 5 Main response characteristics of the proposed diplexer
|
Path
|
parameters
|
Specifications
|
Simulation
|
|
Rx
|
Pass band [GHz]
|
1.69-1.78
|
|
Return loss [dB]
|
10 min.
|
14.09
|
|
Insertion loss [dB]
|
1.0 max.
|
0.43
|
|
Attenuation [dB]
|
50 min.
|
53.88
|
|
Isolation [dB]
|
50 min.
|
53.96
|
|
Tx
|
Pass band [GHz]
|
2.11-2.18
|
|
Return loss [dB]
|
10 min.
|
15.77
|
|
Insertion loss [dB]
|
1.0 max.
|
0.53
|
|
Attenuation [dB]
|
50 min.
|
51.49
|
|
Isolation [dB]
|
50 min.
|
52.53
|
그림 15 그림 13의 제안된 다이플렉서의 DC-500MHz 대역 S-parameter simulation 결과
Fig. 15 S-parameter simulation results in the DC-500MHz band of the proposed diplexer
in Fig. 13
4. Fabrication of Diplexer
그림 16은 제작된 다이플렉서이고, 측정 결과는 그림 17에 나타내었다. 제작 및 조립 공정상의 제약으로 인해 금속 케이스 내부에 배치되는 금속 격벽의 높이는 설계 구조보다 낮게 제작되었으며, 이에 따라
상부 커버와 금속 격벽 사이에 약 2mm의 간극이 존재한다. 또한 기판 고정용 나사 체결부가 기판 전체에 균일하게 배치되어 있으며, 고역통과 여파기
단 내에 금속 격벽의 일부 구간에는 절개부가 형성되어 있다. 측정 결과를 살펴보면, Rx 대역에서의 반사손실, 삽입손실 및 감쇠특성이 simulation
결과에 비해 다소 저하된 것을 확인할 수 있다. 이러한 차이는 금속 격벽의 높이 감소 및 절개부의 영향으로 인한 차폐 효과 저하, 제조 공정상의 오차
그리고 커넥터 접속 부의 납땜 상태 등에 의해 발생한 것으로 판단된다. 표 6에는 simulation 결과와 측정 결과를 비교하여 나타내었다. 표 6의 결과를 표 1의 목표 규격과 비교한 결과, simulation 결과는 Rx 및 Tx 대역의 모든 항목에서 목표 규격을 만족하였다. 반면, 측정 결과의 경우 Rx
대역의 반사손실을 –9.55dB로 목표 규격인 -10dB 이하의 기준에 0.45dB 미달하였으며, 삽입손실은 -1.27dB로 목표 규격인 -1.0dB
이상의 기준에 0.27dB 미달하였다. 또한 감쇠특성은 -48.29dB로 목표 규격인 –50dB 이하의 기준에 1.71dB 미달하였다. Tx 대역에서는
삽입손실이 -1.04dB로 목표 규격인 -1.0dB 이상의 기준에 0.04dB 미달하였으며, 반사손실, 감쇠특성 및 격리도는 모두 목표 규격에 만족하였다.
따라서 측정 결과에서는 Rx 대역의 반사손실, 삽입손실 및 감쇠특성과 Tx 대역의 삽입손실이 목표 규격에 미달하였으며, 그 외의 항목은 모두 목표
규격을 만족하였다. 제작된 다이플렉서의 포트 간 DC 전송 특성을 검증하기 위해 디지털 멀티미터를 이용하여 각 포트 간의 직류 저항을 측정하였으며,
측정 결과는 그림 18과 같다. 측정 결과, Common-Rx, Common-Tx, Rx-Tx 포트 간 직류 저항은 각각 340mΩ, 360mΩ, 410mΩ으로 측정되었다.
이를 통해 제작된 다이플렉서의 모든 포트 사이에 DC 전송경로가 확보되어 있음을 실험적으로 확인하였다.
그림 16 제작된 다이플렉서 (a) 외관 (b) 내부 구조
Fig. 16 Fabricated diplexer (a) External view (b) Internal structure
그림 17 그림 16의 제작된 다이플렉서의 Rx 및 Tx 대역 S-parameter simulation 결과
Fig. 17 S-parameter measurement results in the Rx and Tx bands of the fabricated diplexer
in Fig. 16
표 6 Simulation 결과와 측정 결과 비교
Table 6 Comparison between simulated and measured results
|
Path
|
parameters
|
Simulation
|
Measurement
|
|
Rx
|
Pass band [GHz]
|
1.69-1.78
|
|
Return loss [dB]
|
14.09
|
9.55
|
|
Insertion loss [dB]
|
0.43
|
1.27
|
|
Attenuation [dB]
|
53.88
|
48.29
|
|
Isolation [dB]
|
53.96
|
50.69
|
|
Tx
|
Pass band [GHz]
|
2.11-2.18
|
|
Return loss [dB]
|
15.77
|
13.93
|
|
Insertion loss [dB]
|
0.53
|
1.04
|
|
Attenuation [dB]
|
51.49
|
52.65
|
|
Isolation [dB]
|
52.53
|
51.48
|
그림 18 그림 16의 제작된 다이플렉서의 포트 간 직류 저항 측정 결과 (a) Common-Rx (b) Common-Tx (c) Rx-Tx
Fig. 18 DC resistance measurement results between the ports of the fabricated diplexer
in Fig. 16 (a) Common-Rx (b) Common-Tx (c) Rx-Tx
5. Conclusion
본 논문은 DC 전송경로를 확보하면서 수신 및 송신 대역을 분리할 수 있는 차폐형 마이크로스트립 라인 기반의 다이플렉서를 제안한다. 제안한 다이플렉서는
1.69-1.78GHz의 수신 대역을, 2.11-2.18GHz의 송신 대역을 갖도록 설계하였으며, 금속 케이스를 포함한 전체 크기는 138.7 ×
139.7 × 17.2 [mm3]이다. 제안한 수신 및 송신 대역에서의 응답특성을 얻기 위한 저역통과 여파기와 고역통과 여파기를 설계하였고, 각 여파기를 병렬 구조로 결합하여 다이플렉서를
설계하였다. 제안한 구조는 DC 전송경로가 확보되기 위하여 여파기 내에는 전송선로와 개방 스터브만으로 구성하였으며, 인접한 선로 및 스터브 간의 불필요한
전자기적 상호 결합을 억제하기 위하여 금속 격벽을 배치하였다. Simulation 결과, 각 수신 및 송신 대역에서 제안한 반사손실, 삽입손실, 감쇠특성
및 격리도 특성이 만족되는 것을 확인하였고, 제작된 다이플렉서를 측정하였을 때 두 통과 대역에서 simulation 결과와 유사한 주파수 응답을 나타내어
제안한 구조의 동작 가능성을 확인하였다. 따라서, 본 논문에서 제안된 다이플렉서의 경우 DC 전송경로를 확보하면서도 수신 및 송신 대역을 분리할 수
있는 구조로 활용 가능함을 확인하였다.
Acknowledgements
이 논문은 정부(과학기술정보통신부)의 재원으로 정보통신기획평가원-학·석사연계ICT핵심인재양성사업의 지원을 받아 수행된 연구임.(IITP-2026-RS-2024-00436500)
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저자소개
2025년 8월 순천향대학교 전기공학과 (공학사)
2025년 8월~현재 순천향대학교 대학원 ICT융합학과 (석사과정)
2025년 8월 순천향대학교 전기공학과 (공학사)
2025년 8월~현재 순천향대학교 대학원 ICT융합학과 (석사과정)
2019년 2월 순천향대학교 대학원 전기통신시스템공학과 (공학박사)
2019년 2월~2021년 순천향대학교 강사 및 참여연구원
2021년~현재 순천향대학교 전파메카트로닉스 연구센터 연구교수
1986년 2월 서강대학교 대학원 전자공학과 (공학석사)
1990년 8월 서강대학교 대학원 전자공학과 (공학박사)
1990년 9월~1992년 8월 한국전자통신연구소 선임연구원
1992년 9월~현재 순천향대학교 전기공학과 교수