1. 서 론

Laterally-diffused metal oxide semiconductor (LDMOS)은 낮은 turn-on 저항 특성(Ron)을 가지고 있고, MOS구조의 높은 입력 임피던스 특성이 있는 planar-gate (평판) 형태인 RF 전력용 소자이다. LDMOS는 채널의 낮은 Ron 특성과 높은 드레인 전압에 의한 항복 전압 특성 사이에서, 공정 ion implant에 조건에 따라, trade-off 관계가 있다. 이러한 trade-off 관계 특성에 근거하여, mixed-signal application에 대한 반도체 전기재료 소자로 사용되기 위한 항복 전압 특성을 증대 시키기 위하여, LDMOS 구조에서 shallow trench isolation (STI)가 drain 영역에 형성된 STI-LDMOS구조가 연구되어, 사용되고 있다 ^(1-3). Scaling-down에 의해서, 급격히 작아지는 breakdown voltage 항복 전압의 낮아지는 특성에 대한 해결책으로 STI 구조를 가지는 LDMOS에 대한 연구가 개발되어 오고 있다 ^(4,5).

전력용 반도체 소자는 다양한 곳에 쓰이는 가전제품의 스위칭 소자로 역할을 하므로, 넓은 온도 범위를 가지는 곳에서 사용되어야 하는 신뢰성 특성이 요구되고 있다. 신뢰성과 관련된 반도체 특성인 hot carrier injection (HCI), bias temperature instability (BTI)와 같은 연구가 가장 일반적으로 진행되고 있지만, 방사능에 의한 displacement Defect에 의한 영구적인 결함 특성에 대한 연구도 점점 더 많은 관심을 가지고 있다 ^(6,7). 전력 반도체는 여러 환경의 고온에서 동작하는 경우가 많기 때문에, 열 중성자와 같은 Neutron 에 의한 반도체 열화 특성에 관한 연구가 활발히 진행이 되고 있다. ^(8,9). 장시간의 중성자 노출 환경에서, 결국 최종적으로 소자의 열화 특성이 점점 누적되어, 최종적으로 트랜지스터의 fail 동작 특성으로 이어지게 된다. 이러한 연구를 하기 위해서는 단일 트랜지스터 소자 수준에서의 열화 패턴 특성 분석이 필요하다. 하지만, 이러한 열화 특성을 일 트랜지스터 레벨에서 실험하는 것은 트랜지스터의 특정 일부분에 중성자를 입사하여, 실리콘 격자 파괴 현상을 일으키는 불가능한 상황이다. 그러므로, 단일 트랜지스터 수준에서 열화 특성을 분석하기 위해서, 현재 반도체 연구에서는 전산모사를 통한 연구가 유일한 방법이다.

위와 같이, 전력용 반도체 소자의 종류인 LDMOS에서의 실리콘 격자 파괴 현상을 트랜지스터 수준의 관점에서 해석함으로써, LDMOS에서 누적된 중성자 파괴 현상에 대한 fail 특성을 전산모사 (numerical simulation)을 통하여, 연구하도록 한다. LDMOS 소자에서 다양하게 발생할 수 있는 중성자 조건들에 대하여, 전력용 반도체 LDMOS에서 고온 및 중성자가 많이 발생하는 환경에서의 다양한 열화 특성 패턴에 대한 분석적인 연구를 제공하도록 한다.

2. 본 론

반도체 전산모사 시뮬레이션은 Synopsys 사의 Sentaurus simulator를 사용하였다 ⁽¹⁰⁾. 전산 모사에서의 silicon displacement defect 모델링을 하기 위해서, 3-종류의 Trap 특성으로 모델링이 될수 있다는 것이 연구로 발표되어 왔다 ^(11-14). 이러한 연구에서는 방사능 중성자와 같은 입자에 의한 silicon displacement defect의 특성은 억셉터(acceptor)형태이면서, 트랩 에너지 레벨이 전도대역(conduction band)으로부터 0.2eV 또는 0.4eV에 위치하는 것과　도너 (donor) 형태를 가지면서 트랩 에너지 레벨이 가전도대역(valacne band)으로부터 0.2eV를 가지는 형태로 총 3개의 트랩 형태로 모델링이 될수 있다는 것이다. 이러한 3개 종류의 에너지 트랩을 LDMOS에서 캐리어 주로 분포하는 다양한 위치에 위치시켜보면서, 트랜지스터의 기본적인 전달 특성과 항복 전압 특성에 대한 중성자에 의한 displacement defect에 관한 열화 연구를 진행하였다. 시뮬레이션에 사용된 캐리어 이동도 모델은 inversion accumulation layer mobility model, high-field saturation이 되었고, recombination 관련 모델은 shockley-read hole (SRH), auger, avalanche (Vanoverstraeten)이 사용되었다.

그림 1은 2차원의 STI구조를 가지고 있는 LDMOS에 대한 도식도를 나타낸 것이다. Gate Oxide 는 1nm SiO2가 되었고, Source / Drain 영역은 약 1020 cm-3 정도의 doping concentration을 implantation 하였다. 누적된 중성자에 의한 실리콘 영역의 데미지의 모델링을 200 nm 크기를 가지는 Defect Cluster로 하였으며, 3-종류의 defect cluster를 LDMOS에서 X 좌표에 대한 0.3, 0.6, 0.9μm 위치와 Y 좌표에 대한 0.3, 0.6, 1.5, 2.5, 3.5, 4.5, 6.0μm 위치에 대한 조합에 따라, 방사능 데미지 시뮬레이션을 진행하였다. 방사능에 의한 displacement defect은 trap density 8×1018 cm-3 으로 사용되어, simulation을 하였다.

그림 2는 X 와 Y 좌표의 위치 조합(총 21개 소자)에 따른 드레인 전류-게이트 전압 (Id-Vg)의 전달 특성 그래프 특성을 보여주고 있다. 이 전달 특성 그래프에서는 억셉터의 Ec-0.4eV의 trap energy level이 적용된 조건을 사용하였다. 그림 2에서 가장 큰 열화 특성은 displacement defect의 위치는 드레인 영역의 STI 영역 아래에 위치하고, 도핑이 낮게 형성된 n-type 영역에 위치하였을 때 발생한다. 앞에서 말한 영역의 위치 외에는 모두 defect이 없는 소자와 동일한 전달 특성을 보였다. 정확한 이해를 돕기 위해서, 그림 3에서는 Defect이 없는 소자와 심한 열화 특성을 보이는 2개 소자에 대한 전자 밀도를 보여주고 있다. 그림 3에서 볼수 있듯이, STI 영역 아래 영역이면서 n-type 농도가 낮은 경우, 중성자에 의한 defect이 발생되어 자유 캐리어인 전자가 모두 포획 (trapping) 되어 전자의 캐리어 통로가 끊기는 현상을 보이고 있다. 항복 전압을 키우기 위해, 사용된 STI 구조는 Defect 이 X=0.5, Y=4.5 μm에 위치 하였을 때, 오히려 gate controllability를 저하 시키는 구조로 사용될 수 있다. 게이트 전압에 의한 전계효과가 멀어지게 하는 STI 구조가 중성자에 의한 displacmenet defect이 silicon substrate로부터 멀리 떨어진 깊숙한 부근에 발생하였을 경우에 트랜지스터의 캐리어 통로에 극심한 영향을 주게 된다. 그러므로, 드레인 전류-게이트 전압의 전달 특성이 크게 열화되어, 트랜지스터의 턴온 특성이 중성자에 의한 열화가 크게 발생하게 된다.

그림 4는 Acceptor-like (Ec-0.4eV) Defect 위치에서 중성자의 3 종류의 trap 특성에 대해 시뮬레이션을 진행한 결과이다. n-type 트랜지스터를 사용하였기 때문에, 도너 형태의 defect 은 전달특성에 영향을 주지 못하였다. 하지만, 억셉터 형태의 defect의 경우에는 깊은 영역의 에너지 레벨 준위를 가지는 (Ec-0.4eV) defect이 전달특성에 큰 영향을 미치었다. 이러한 이유는 얇은 에너지 준위를 가지는 defect보다 먼저 페르미 레벨이 낮은 상태, 반응하는 Ec-0.4eV 의 억셉터가 먼저 반응하게 되어 게이트 전압이 낮은 상태에서 먼저 포획 현상에 반응을 하게 된다. 결국, 낮은 게이트 전압에서도 모든 defect이 반응할 수 있는 억셉터 Ec-0.4eV의 Defect 이 가장 심한 전달 특성을 보이게 된다.

그림 5는 Defect 모든 위치 종류와 trap 종류에 따른 드레인 전류-드레인 전압의 특성을 시뮬레이션 한 결과이다. 드레인 전압은 1000V까지 하여, 항복 전압 특성을 관찰하였다. 항복 전압 특성의 경우, 그림 5에서 나타난 바와 같이 모든 Defect의 위치와 종류에 대하여, 거의 일정한 330V 정도 수준의 항복 전압을 가지고 있는 것을 볼 수 있다. 항복 전압의 이하 구간에서 억셉터 trap에 의하여, 누설 전류값이 달라지는 것이 보이지만, 매우 큰 드레인 전압에 의한 항복 전압의 특성에는 영향을 미치지 않음을 확인할 수 있다. 이러한 이유는 매우 큰 드레인 전압과 전계에 의하여, 생성되는 depletion region이 defect 에 영향을 미치지 않고 일정하게 나타나는 것으로부터 이해를 할 수 있다 (그림 6).

3. 결 론

본 연구에서는 전산모사 시뮬레이션을 활용한 방사능에 의한 displacement defect의 영향을 LDMOS에서 살펴보았다. 중성자와 같은 방사능에 의한 영향으로 silicon displacement defect에 나타날 수 있고, 이러한 영향을 트랜지스터 수준에서 분석적인 연구를 진행하였다. 가장 심한 displacement defect의 영향이 나타나는 조건은 STI 구조 아래부근이면서, lightly doping이 된 영역에 중성자에 의한 데미지가 발생하였을 경우이다. 그리고 defect이 발생할 수 있는 3-종류의 trap중에서 acceptor (Ec-0.4eV)의 defect이 형성되었을 경우에 LDMOS의 전달 특성이 가장 심하게 열화되는 것을 확인하였다. 열화의 크기 정도는 드레인 전류-게이트 전압 특성에서 드레인 전류의 105 이상 만큼 감소시키는 특성을 보였다. 하지만, 매우 높은 드레인 전압에서 나타나는 항복 전압 특성에서는 이러한 defect의 위치와 trap 종류의 영향은 모두 무시할 수 있는 수준의 일정한 항복 전압 특성을 보였다.