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Insulated gated bipolar transistor, doping optimization, machine learning, TCAD simulation

1. 서 론

절연게이트 쌍극성 트랜지스터(Insulated gate bipolar transistor) 소자는 고속 스위칭 회로에 사용되는 파워 반도체이다. 고속 스위칭 소자로써, 활용도에 따라 다양한 전류-전달 특성과 항복 전압의 특성이 요구되고 있다. 특히, 현대 시대에는 사물인터넷 기술(IoT), 자율주행, 인공지능과 같이 다양한 반도체 응용 분야에서 미세한 성능 차이가 있는 다양한 스펙의 반도체 소자의 생산 제작을 요구하고 있다. 이러한 시대의 흐름에 변화에 대한 부응에 맞추어, 기계 학습 또는 머신 러닝(machine learning)을 접목한 반도체의 연구 개발을 시도하려고 하는 움직임이 시작되고 있다(1-5). 이렇게 공정 데이터 또는 반도체 시뮬레이션 데이터와 반도체 성능에 대한 머신 러닝 결과를 활용하여, 시간 절약과 생산, 개발 비용 절감의 효과를 가져올 수 있다. 즉, 이러한 결과들이 다양한 반도체 소자 종류에 대하여 점차 적용되고, 미래 시대에 더 많은 종류 스펙의 반도체를 요구하는 시대에 시간 절약과 저비용으로 반도체를 생산 개발하는데 일조할 것으로 보인다. 마스크 공정의 고비용 제작으로 인해서, Layout을 바꿔서 반도체의 스펙을 만족시키는 방법보다는 이온 주입과 같은 반도체 공정에 머신 러닝 방법을 접목시키는 방법이 주로 사용될 것이다. 대다수의 반도체 회사 또는 연구기관에서는 소자의 크기를 줄이는 개발과 성능을 모두 상호작용으로 고려하는 design technology co-optimization (DTCO)의 업무에서 머신 러닝을 접목한 방법을 많이 활용하려는 노력이 있다(6-8). 과거에서부터 현재까지 반도체의 개발과정에서 나온 많은 입력 요인(공정 조건)에 따른 결과(제품의 성능)에 상호작용 연구를 통하여, 추후에 개발될 반도체의 성능을 만족시키기 위하여 어떠한 공정 조건을 우선적으로 고려하여야 하는지를 판별해내고 효율적인 개발을 이끌어 낼 수 있다.

본 연구에서는 절연게이트 쌍극성 트랜지스터(IGBT)에서 collector(P+), P-well, n-injector, n-drift 영역의 도핑 의존도 및 게이트 산화막 두께에 따른 문턱 전압 및 항복 전압의 특성을 분석하였다. 연구의 결과물을 통해서, 여러 번의 실험이나 머신 러닝 대비 다소 시간이 오래 걸리는 전산모사 시뮬레이션의 도움 없이, 빠르고 정확하게 원하는 IGBT 성능에 대한 이온 주입 공정 최적 조건 및 게이트 산화막 두께 설정을 할 수 있다. 고정된 IGBT 소자 크기에서 4개의 영역(collector, N-drift, P-well, N-injector)에 대한 도핑 정보와 게이트 산화막에 대한 threshold voltage (Vth), breakdown voltage (BV)의 영향도를 분석하였다. 본 논문에서는 이온 주입과 산화막 두께 공정 조건의 변화에 대한 Vth, BV의 의존도를 계산하였다. Vth, BV의 수치는 간단한 compact modeling을 통해서도 어느 정도 수치화를 진행할 수 있다. 하지만, 본 연구에서 사용된 trench round 형태의 게이트를 가지는 IGBT 구조에서는 수식의 compact modeling의 수식 근사화가 상대적으로 정확도가 떨어지기 때문에, 더 정확한 전산모사 시뮬레이션 결과값이 더 정확한 예측력을 보인다. 하지만, 이러한 전산모사 시뮬레이션 연구도 많은 실험조건에 대하여, 예측을 하기 위해서 많은 연산 시간과 하드웨어의 필요성으로 인하여, 전산모사 시뮬레이션 정도의 정확성과 빠른 예측성이 필요하다. 즉, 최소한의 실험값을 통한 주어진 조건 내의 여러 소자에 대한 예측이 필요하므로, 머신 러닝을 통한 예측 및 실험조건에 대한 성분 중요도 분석이 필요하다.

2. 본 론

본 연구에서 머신 러닝에 사용될 절연게이트 쌍극성 트랜지스터에서 이온 주입 도핑 농도에 의한 반도체 특성을 얻기 위하여, 전산모사 시뮬레이션(numerical simulation)을 활용하였다. 전산모사 simulator는 Synopsys 사의 Sentaurus simulator를 사용하였다(9). 그림 1은 절연게이트 쌍극성 트랜지스터의 전산모사 시뮬레이션 모식도를 보여주고 있다. 그림 1 (b)와 (c)에서 4개 영역에 대한 도핑 정보 및 게이트 산화막 두께 조합에 대한 threshold voltage (Vth) 과 항복 전압(BV)의 값을 많은 소자에 대하여 계산하였다. 항복 전압(Vge=0V 조건, Vce 증가)의 동작 메커니즘을 계산하기 위하여, 고농도 n-type drift영역의 Avalanche 현상과 저농도 p-type의 영역의 punch-through 현상이 모두 고려되어 계산되도록, VanOverstraeten avalanche model과 Hurkx band-to-band tunneling model을 사용하였다. 구조체에서 일어날 수 있는 모든 항복 전압의 현상을 고려하여 계산이 된 전산모사 시뮬레이션값을 활용하여 머신 러닝 분석을 진행하였다. 반도체 소자는 다음에 나오는 도핑 정보와 게이트 산화막의 두께의 조합으로 총 243개의 소자가 생성되었다(N-drift dose = 3×10, 5×10, 7×10 cm-, collector doping dose = 10, 5×10, 7×10 cm-, P-well doping concentration = 3×10, 4×10, 5×10 cm-, n-injector doping dose = 10, 5×10, 10 cm-, Tox(gate oxide) = 100, 110, 120 nm).

그림 2는 절연게이트 쌍극성 트랜지스터에서의 4개 영역 도핑 조합 및 게이트 산화막 두께에 의한 총 243개 소자들의 컬렉터 전류-게이트 전압 및 항복 전압의 그래프이다. Vth 추출은 Ic-Vge 그래프에서 전류의 값이 10 A/cm의 게이트 전압이고, 이렇게 추출된 전산모사 시뮬레이션 데이터를 활용하여, 머신 러닝의 기법의 하나인 XGBoost 기법에 적용하였다. XGBoost 방식은 gradient boosting 알고리즘을 분산 환경에서 구현해놓은 방법이여서, 회귀 분석 regression, 분류 classification 기능을 모두 지원하며, 많은 양의 데이터를 낮은 성능의 하드웨어로도 효율적으로 분석하는 데 주로 사용되는 알고리즘이다(10-12). 본 연구에서는 XGBoost 머신 러닝 알고리즘을 활용하여, IGBT에서 위의 4개 영역에 대한 도핑 농도 변화 및 게이트 산화막 두께에 대한 전산 모사 시뮬레이션 결과를 학습한 결과를 활용하여, 원하는 전기적 성능에 맞는 IGBT 공정의 이온 주입 조건과 게이트 산화막의 두께 정보를 찾아주는 것이다. 그리고 각 영역의 이온 주입 농도 및 게이트 산화막 두께가 전기적 특성에 미치는 영향의 정도까지 분석을 진행하였다.

그림. 1. (a) 2차원의 절연게이트 쌍극성 트랜지스터의 모식도. (b) gate 부분의 확대 모습, (c) collector 부분의 확대 모습

Fig. 1. (a) Schematic of 2D insulated-gate bipolar transistor. (b) enlarged views of (b) gate region,(c) collector region

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그림. 2. 영역별 도핑의 조합에 의한 (a) 컬렉터 전류-게이트 전압 및 (b) 항복 전압 그래프

Fig. 2. The characteristics of (a)collector current-gate voltage and (b) Breakdown voltage with various combinations of regional doping dose and gate oxide thickness

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그림 3은 본 연구에서 사용된 머신 러닝 기법인 XGBoost에 대한 알고리즘 설명도이다. XGBoost 방식은 tree 구조를 사용하여 데이터를 해석하는 방식이다. Light Gradient Boosting Machine (LGBM) 방식 대비, 많은 데이터의 양에 따른 기계 학습을 하는 과정은 소요 시간이 오래 걸리지만, 소량의 데이터에 대한 정확도 및 오차율을 크게 개선할 수 있는 방식이기에 소규모 데이터 집단에 대한 머신 러닝 기법으로 주로 해석되는 방식이다. 그림 3에서 나온 바와 같이, Vth 또는 BV Output에 대한 여러 input에 대한 classification(분류) 및 test(예측)을 진행을 반복적으로 진행한다. 총 243개 소자의 공정 조건 및 전기적인 특성에 대하여, test 및 prediction을 반복적으로 진행한다.

그림. 3. 본 논문에서 사용된 XGBoost 에 대한 알고리즘 설명도

Fig. 3. Schematic of XGBoost algorithm used in this work

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그림. 4. TCAD simulation(X축)과 머신 러닝을 이용한 예측 결과(Y축) 비교: (a) Vth, (b) BV

Fig. 4. Comparison of TCAD simulation(X-axis) and machine-learning(Y-axis) for (a) Vth, (b) BV

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그림 4는 전산 모사 시뮬레이션의 결과 그림 2에서 추출된 Vth, BV에 대한 총 243개 소자에 대해, 머신 러닝 학습을 한 결과물이다. 모두 각 그림의 검은 실선 기울기에 오차율 0.5% 이내에서 Vth, BV에 대한 기계 학습이 완성되었다. 이러한 머신 러닝 학습물을 통하여, 1시간 이상이 걸리는 전산모사 시뮬레이션이 총 243개. 즉, 243시간(약 10일)이 걸리는 무거운 계산의 전산모사 시뮬레이션 없이도 소자 스펙에 따른 IGBT 반도체 최적 이온 주입 조건 및 게이트 산화막 공정 조건을 찾을 수 있다. 이 결과물을 토대로 IGBT의 성능이 Vth 5.4 ~ .7.5V, BV 300 ~ 560V 범위 안에 소자 설계할 수 있는 공정 파라메터(이온 주입 및 게이트 산화막 두께 조건)들을 빠르고 쉽게 찾을 수 있다.

그림. 5. 머신 러닝 분석 결과: Vth, BV에 대한 영역별 도핑에 대한 영향도

Fig. 5. Machine-learning result: Impact degree of doping concentration on Vth, BV

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그림 5는 XGBoost 머신 러닝 기법에 의한 IGBT의 각 영역별 농도 변화에 대한 Vth, BV에 대한 parameter의 중요도를 분석하였다. Vth 값 결정에 대한 영향도는 도핑만 비교해보면, n-drift, n-injector, anode, p-well dose 순서의 중요도를 보였다. 게이트 산화막 Tox의 중요도는 p-well과 비슷한 정도의 중요도를 보였다. 사용된 도핑 영역의 조합 중에서는 n-drift의 dose 변화에 따라 Vth 변화에 가장 중요하게 반응한다는 뜻이다. 항복 전압 BV 특성의 경우, 상대적으로 도핑이 낮은 n-drift의 dose 중요도가 가장 높게 나타났다. 그 다음으로는 n-injector가 큰 중요도를 보였고, 종합적으로 BV를 결정하는데 n-drift와 n-injector의 dose 크게 영향을 미치는 것을 확인할 수 있다. 반면, Tox의 경우에는 Ice-Vge 특성에 해당하는 Vth보다 더 낮아진 10%의 중요도 특성보인다. 이러한 이유는 항복전압의 특성이 Vge=0V조건에서 Collector와 emitter 사이의 doping 정도에 의해 주로 결정되는 값이라는 물리적 해석과 부합하는 결과이다.

3. 결 론

본 연구에서는 전산모사 시뮬레이션으로 IGBT의 collector, n-inject, n-drift, P-well, gate oxide 두께에 대한 각각의 조합에 의해 전산모사 시뮬레이션 된 전기적인 특성을 머신 러닝 기계 학습을 통하여, IGBT의 반도체 소자 설계에 대한 예측 및 영향도 분석을 진행하였다. 이러한 머신 러닝 접목하여, 시간이 오래 걸리고 많은 데이터를 효율적으로 분석하여, 빠른 시간 안에 정확한 IGBT의 Vth, BV를 원하는 값에 공정할 수 있는 소자의 최적 농도 값 및 게이트 산화막의 두께 정보를 찾을 수 있게 하였다. IGBT에서의 영역별 농도 및 게이트 산화막 두께에 대한 전기적인 특성의 의존도를 분석하였다. 이러한 연구 결과 방법을 점차 확대하여 다양한 소자 및 신뢰성 분야에 접목한다면, 많은 데이터와 시간이 오래 걸리는 실험 결과에 대한 상관관계를 분석할 수 있고, 주어진 조건에서 실험값이 없는 부분에 대하여서도 예측을 진행할 수 있게 될 것이다.

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저자소개

Jungsik Kim
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Jungsik Kim received the Ph.D. degree in IT Convergence Engineering (ITCE) from Pohang University of Science and Technoloy (POSTECH), Pohang, Republic of Korea, in 2016.

He is currently an Assistant Professor with the De- partment of Electrical Engineering in Gyeong- sang National University (GNU), Jinju, Republic of Korea.

He is also with Engineering Research Institute(ERI), Gyeongsang National University, 501 Jinjudaero, Jinju, Gyeongnam, 52828, Re- public of Korea. His research interests include the semiconductor modeling using Technical Compuater-Aided (TCAD) Simulation.