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  1. (Dept. of Electrical and Computer Engineering, SOFT Foundry Institute, Seoul National University, Seoul, Korea.)



Thin-film transistors (TFTs), amorphous indium gallium zinc oxide (a-IGZO), stretched exponential, short-term degradation, hysteresis

1. 서 론

Organic light-emitting diode(OLED) 디스플레이의 화소는 OLED를 전류로 구동시키기 위해 구동 트랜지스터를 이용한다. 이 때 구동 트랜지스터로는 amorphous indium gallium zinc oxide(a-IGZO) thin-film transistor(TFT)가 널리 사용되고 있다. a-IGZO TFT는 매우 낮은 누설 전류, 우수한 이동도, 낮은 공정 온도, 그리고 높은 공정 균일성, 저렴한 공정 가격 등의 장점을 가지기 때문에 고품질의 디스플레이 패널 제작에 사용되고 있다(1)-(2). 그러나 디스플레이 구동 중에 지속적으로 인가되는 게이트 전압 스트레스로 인해 a-IGZO TFT의 문턱 전압 이동(ΔVTH)이 발생할 수 있고, 이는 휘도 저하 또는 이미지 왜곡을 야기한다(3). 특히 단기 열화의 경우 동영상 재생 시 플리커 현상을 발생시킬 수 있고(5), 화소 회로 내부에서 실시간으로 보상하기 어렵다. 따라서 단기 열화에 의한 문턱 전압의 이동을 예측하고 보상해주기 위해 이에 대한 연구가 반드시 선행되어야 한다. 기존에 보고된 논문들은 일반적으로 stretched exponential 형태의 식을 통해 문턱 전압의 이동을 모델링 해왔으나(3)-(4), 이러한 형태의 식은 장기 열화에 대한 예측 정확도는 높지만 단기 열화 모사에 있어서 정확도가 굉장히 낮다는 한계를 지닌다. 따라서 본 논문에서는 기존에 제안했던 모델(6)을 기반으로 보다 정확도를 향상시킨 파라미터 피팅을 진행하고 해당 모델이 단기 열화 예측에 적합함을 확인하였다. 제안된 모델의 피팅 파라미터들은 직접 제작한 a-IGZO TFT 소자의 실측치를 기반으로 수 초 수준의 짧은 시간 동안 일어나는 과도 상태 특성을 토대로 도출되었다.

2. 본 론

2.1 a-IGZO 소자의 제작 과정

본 논문의 분석에 사용된 a-IGZO TFT는 하부 게이트 구조로 제작되었으며, 공정 과정은 다음과 같다. 먼저, 200 nm 두께의 게이트 절연막이 형성된 p-타입 도핑 실리콘 웨이퍼 위에 40nm 두께의 IGZO를 30/0.6 sccm의 Ar/O2 유량, 100 W의 전력, 그리고 5.7 mTorr의 압력 조건으로 RF 스퍼터링으로 증착하였다. 증착된 IGZO 층은 리소그래피 공정을 통해 패터닝하고 전자건 에바포레이터를 통해 소스 드레인 전극으로 이용할 Ti/Al/Ti층을 교차 증착하였다. 드레인 및 소스 전극은 리프트오프를 통해 패터닝하였다. 모든 공정이 완료된 후에는 300℃의 온도 조건에서 1시간 동안 열처리를 진행하였다. 제작된 소자는 채널 폭 15 μm, 채널 길이 3 μm의 크기를 가지며, 문턱 전압은 –1.905 V였다. 소자의 구조 및 공정 과정은 그림 1과 같다.

그림. 1. a-IGZO TFT의 소자 구조 및 공정 과정

Fig. 1. Structure and fabrication process of a-IGZO TFT

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그림. 2. (a) 스트레스 인가 시간에 따른 문턱 전압의 변화량과 (b) 스트레스 전압에 따른 문턱 전압의 변화량

Fig. 2. (a) Threshold voltage shift according to the stress time and (b) threshold voltage shift according to the stress voltage

../../Resources/kiee/KIEE.2023.72.3.402/fig2.png

2.2 a-IGZO 소자의 단기 열화 특성 측정 및 분석

제작한 a-IGZO TFT 소자에 다양한 게이트 스트레스 전압을 인가하면서 시간에 따른 문턱 전압 열화 양상을 측정하였다. 총 100초 동안 스트레스를 인가했으며, 드레인-소스 간 전압 (VDS) 0.1 V 조건 하에서 게이트-소스 간 전압을 –1 V 부터 6 V 까지 1 V 간격으로 변화시켰다. 실제 디스플레이 동작은 수 밀리초 단위로 일어나지만 계측기 한계로 인해 100초 동안 측정하고, 수 밀리초 수준은 제안한 수식을 통해 예측하고자 했다. 문턱 전압 추출을 위한 응답 특성 측정 시 열화 양상이 변화하는 것을 방지하기 위해 측정 조건 또한 최적화하였다. 측정된 문턱 전압의 단기 열화 특성은 그림 2와 같다. 그림 2(a)에서 볼 수 있듯이, 스트레스가 오래 지속될수록 문턱 전압이 양의 방향으로 이동하는 것을 확인할 수 있다. 이는 게이트에 인가되는 양의 전압이 IGZO 층과 절연막 사이 계면 트랩에 전자들이 포획되도록 전계를 형성하기 때문이다. 계면 트랩에 포획된 전자들은 채널로 인가되는 전기장을 상쇄하기 때문에 포획되기 전과 같은 전류를 유도하기 위해 더 큰 양의 게이트 전압이 인가되어야 한다. 이는 결국 문턱 전압이 양의 방향으로 이동하는 결과로 나타나게 된다. 또한, 스트레스 전압이 클수록 계면에 유도되는 전계가 크기 때문에 더 많은 양의 전자가 포획되므로, 같은 시간 동안 스트레스를 인가하더라도 문턱 전압이 더 많이 이동한다. 이러한 현상은 그림 2(b)를 통해 확인할 수 있다.

2.3 a-IGZO 소자의 단기 열화 모델링 및 결과

일반적으로 장기 열화를 다루는 논문들에서는 문턱 전압이동 양상을 모델링하기 위해 아래와 같이 stretched exponential 식을 이용한다.

그림. 3. $\tau$ 및 $\beta$ 값을 고정하여 피팅한 (a) 스트레스 인가 시간에 따른 문턱 전압의 변화량과 (b) 스트레스 전압에 따른 문턱 전압의 변화량 (실선은 피팅된 값, 심볼은 측정된 값)

Fig. 3. Fitting results of (a) threshold voltage shift according to the stress time and (b) threshold voltage shift according to the stress voltage with fixed $\tau$ and $\beta$

../../Resources/kiee/KIEE.2023.72.3.402/fig3.png

(1)
$\Delta V_{TH}=\Delta V_{TH0}\bullet\left\{1-\exp\left[-(t/\tau)^{\beta}\right]\right\}$

식(1)에서 $\Delta$VTH0는 무한한 시간 동안 스트레스가 인가될 때의 문턱 전압 변화량, $t$는 스트레스 인가 시간, $\tau$와 $\beta$는 exponential 항의 empirical한 피팅 파라미터이다. Stretchable exponential은 문턱 전압 이동을 매우 잘 대변하는 식이지만, 문턱 전압의 열화가 포화되었을 때의 값인 $\Delta$VTH0를 기반으로 피팅이 진행되기 때문에 열화 시작 단계에 해당하는 단기 열화에 대한 정확도가 낮다는 한계가 존재한다. 따라서 본 논문에서 식(2)와 같은 새로운 모델 식을 제안했다.

(2)
\begin{align*} \Delta V_{TH}=a\times\ln\left[b\times\left(V_{stress}-V_{TH0}\right)^{c}\right]\\ \times\left\{1-\exp\left[-(t/\tau)^{\beta}\right]\right\} \end{align*}

식(2)에서 a, b, c는 empirical한 피팅 파라미터, $V_{stress}$는 인가한 게이트 스트레스 전압의 크기, $V_{TH0}$는 초기 문턱 전압을 의미한다. 제안한 식은 기존 식과 다르게 초기 문턱 전압을 기반으로 모델링을 진행하기 때문에, 단기 열화 피팅에 있어 상당히 높은 정확도를 지닌다. 제안한 식에서 $\tau$와 $\beta$ 값을 상수로 고정한 뒤 실측치를 피팅한 결과는 그림 3과 같으며, 이는 이전에 보고된 바가 있다(6). 하지만 이 경우에는 낮은 게이트 스트레스 전압에서의 피팅 정확도가 낮다는 한계가 존재하는데 이는 $\tau$와 $\beta$의 게이트 스트레스 전압에 대한 의존성을 무시했기 때문이다. $\tau$는 트랩된 전자의 농도를 표현한 두 식간의 계산을 통해 게이트 스트레스 전압과 반비례하며, 다음과 같이 표현할 수 있다(7)-(8).

(3)
$\tau =\tau_{0}\exp\left(E_{\tau}/k T\right)$

표 1. 피팅에 사용된 파라미터 값

Table 1. Parameter values used for fitting

Vstress

-1 V

0 V

1 V

2 V

$\tau$

304.44

228.42

204.83

193.33

$\beta$

1.02

0.80

0.73

0.70

Vstress

3 V

4 V

5 V

6 V

$\tau$

186.53

182.03

178.84

176.46

$\beta$

0.68

0.66

0.65

0.64

그림. 4. $\tau$ 및 $\beta$ 값을 변경하여 피팅한 (a) 스트레스 인가 시간에 따른 문턱 전압의 변화량과 (b) 스트레스 전압에 따른 문턱 전압의 변화량 (실선은 피팅된 값, 심볼은 측정된 값)

Fig. 4. Fitting results of (a) threshold voltage shift according to the stress time and (b) threshold voltage shift according to the stress voltage with changed $\tau$ and $\beta$

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이때 $\tau$0는 thermal prefactor, $E_{\tau}$는 a-IGZO 채널에서 절연막으로 전자가 주입되기 위해 필요한 평균 effective energy barrier, k는 볼츠만 상수, T는 절대 온도를 의미한다. 한편 $E_{\tau}$는 아래와 같은 식으로 나타낼 수 있으며,

(4)
$E_{\tau}=E_{a}/\beta$

Ea는 activation energy를 의미한다. 따라서 식(3)(4)에 의해 $\beta$는 $E_{\tau}$, 즉 $\tau$와 관련이 있음을 알 수 있다. $\tau$는 게이트 스트레스 전압과 반비례하고, $\beta$는 $\tau$에 영향을 받는 값이므로 $\tau$와 $\beta$ 모두 게이트 스트레스 전압에 대한 의존성을 갖는 파라미터이다. 따라서 본 논문에서는 (VGS-VTH0)-1에 비례하여 $\tau$와 $\beta$ 값을 변화시킴으로써 피팅 정확도를 향상시켰다. 이때, 피팅에 사용한 파라미터 값은 표 1과 같다. 본 논문에서 제안한 방식을 통해 기존보다 (5) 개선된 결과를 얻을 수 있었으며, 모든 스트레스 전압에서의 결정계수가 0.99 이상을 나타냈다. 특히 낮은 게이트 스트레스 전압에서의 정확도가 크게 향상되었는데, –1 V 에서의 결정계수는 기존 0.94에서 0.99로 크게 개선되었다. 게이트 스트레스 전압에 따라 $\tau$와 $\beta$ 값을 다르게 하여 피팅한 결과는 그림 4를 통해 확인할 수 있다.

3. 결 론

본 논문에서는 a-IGZO TFT 소자에 짧은 시간 동안 게이트 전압 스트레스가 인가될 경우 발생할 수 있는 문턱 전압의 이동, 즉 단기 열화 특성을 예측하는 새로운 모델 식을 제안하였다. 뿐만 아니라 실측치를 기반으로 제안한 식의 정합성을 확인했다. 기존의 논문들에서 사용해오던 stretched exponential 식의 경우, 짧은 시간동안 발생하는 단기 열화 특성을 모사함에 있어 피팅 정확도가 낮은 단점이 존재한다. 이는 피팅 파라미터들이 장기 열화에 관련되어 있기 때문이다. 따라서 empirical한 피팅 파라미터와 초기 문턱 전압을 상수로 포함하고, 인가되는 게이트 스트레스 전압과 스트레스 인가 시간을 변수로 가지는 새로운 수식을 제안함으로써 기존 stretced exponential 식보다 정확한 단기 열화 모델링을 진행했다. 또한, 게이트 스트레스 전압과 $\tau$와 $\beta$ 값의 상관관계를 추가적으로 반영함으로써 결정계수 0.99 이상의 피팅 정확성을 확인하였다. 현재 SPICE 시뮬레이션에서는 과도 상태에서 시간에 따라 TFT의 특성이 변하는 것을 반영하는 것이 불가능하다. 따라서 본 논문에서 제안한 수식을 활용하여 Verliog-A 기반의 TFT 모델을 개발하는 후속 연구가 진행된다면, 시뮬레이션에서 이를 모사하는 것이 가능해질 것이다. 또한, 실제 단기 열화 특성을 반영하였기 때문에 신뢰도 높은 시뮬레이션 환경 조성이 가능할 것으로 기대된다.

Acknowledgements

References

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M. Stewart, 2001, Polysilicon TFT technology for active matrix OLED displays, IEEE transactions on electron devices, Vol. 48, No. 5, pp. 845-851DOI
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J. -H. Park, K. -S. Kang, J. H. Park, S. -Y. Lee, Jul. 13-16, 2022., Analysis on Short-Term Degradation of Oxide Thin-film Transistors and Degradation Modeling for Prediction, presented at the 53rd KIEE Summer Conf., Yeosu, KoreaDOI
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저자소개

박지환 (Ji-Hwan Park)
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He received B.S. degree in electronic engineering at Inha University, Incheon, Korea in 2020.

He is currently pursuing the Ph.D. degree in electrical and computer engineering at Seoul National University, Seoul, Korea.

His research interests are the TFT characteristics analysis, AMOLED pixel circuit design and micro-LED pixel circuit design.

E-mail : jihwan177@snu.ac.kr

강경수 (Kyeong-Soo Kang)
../../Resources/kiee/KIEE.2023.72.3.402/au2.png

He received B.S. degree in electrical and computer engineering at Seoul National University, Seoul, Korea in 2018.

He is currently pursuing the Ph.D. degree in electrical and computer engineering at Seoul National University, Seoul, Korea.

His research interests are the TFT characteristics analysis, AMOLED pixel circuit design and micro-LED pixel circuit design.

E-mail : kyeongsoo@snu.ac.kr

박준형 (Junhyeong Park)
../../Resources/kiee/KIEE.2023.72.3.402/au3.png

He received B.S. degree in electrical and computer engineering at Seoul National University, Seoul, Korea in 2020.

He is currently pursuing the Ph.D. degree in electrical and computer engineering at Seoul National University, Seoul, Korea.

His research interests are the neuromorphic and charge trap-based synapse.

E-mail : jh.park@snu.ac.kr

이수연 (Soo-Yeon Lee)
../../Resources/kiee/KIEE.2023.72.3.402/au4.png

She received B.S. and Ph.D. degrees in electrical and computer engineering at Seoul National University in 2009 and 2013.

After her Ph.D. studies, she worked at Samsung Display as a senior engineer from 2013 to 2019.

She is currently an assistant professor in the Department of electrical and computer engineering at Seoul National University.

Her research interests are the development of TFTs and TFT circuits for display and neuromorphic applications.

E-mail : sooyeon.lee@snu.ac.kr