2.1 Measured Drain Current and Junction Peak Temperature

GaN HEMT 소자의 Chip의 Equivalent Properties를 획득하기 위해 전압을 인가하고 접합부 최대 온도와 드레인 전류를 측정했다.

전압 인가 및 측정을 하기 위해 Tektronix 370A Curve Tracer를 이용했다. Fig. 4 에는 측정 실험 환경을 나타냈다. 소스 측과 게이트 측에는 0V를 드레인 전압은 6V를 인가했다. 전류가 일정하게 흐르는 상태에서 열화상 카메라를 활용하여 접합부의 최대 온도를 측정했다. 테스트 GaN HEMT 소자의 하단부에 Thermal tape를 활용하여 냉각팬이 장착된 히트 싱크와 접합했다. Curve Tracer의 연결에는 Copper Tape와 악어 클립을 활용했다.

측정 예시와 컨디션 및 결과는 Fig. 5과 Table 1에 나타난다. Fig. 5의 왼쪽 사진은 열화상 카메라로 측정된 온도 분포와 접합부 최대 온도를 나타낸다. 접합부 온도는 35℃로 측정되었다. Fig. 5의 오른쪽 사진은 드레인 전압 변화에 따른 I-V Curve를 나타낸다. 게이트 전압 및 소스 전압에 0V를 드레인 측에 6V를 인가한 상태에서 드레인 전류는 550 mA로 측정되었다.

그림 4. 커브 트레이서와 전기적 특성 시험 환경; (a) 커브 트레이서 (b) 커브 트레이서의 화면, (c),(d) 시험 환경

Fig. 4. Curve tracer and bias test environment; (a) curve tracer, (b) result display of the curve tracer, (c),(d) test arrangement

그림 5. 접합부 온도의 측정 및 I-V 커브

Fig. 5. Measured junction temperature & I-V curve

2.2 Simulation Arrangement

Die Bonding 및 Wire Bonding의 공정 변화에 따른 Hermetic Package GaN HEMT 소자의 특성 변화를 시뮬레이션하기 위하여 우선 형상 및 물성 정보를 구축했다. 정확한 해석 결과를 획득하기 위해서는 실제 형상과 유사한 3D CAD Model을 설계하는 것이 중요하다. 3D CAD Model을 설계하기 위하여 현미경과 Cross-sectioning 기술을 활용했다. 실제 패키지와 3D Model 간의 비교와 완성된 3D CAD Model은 Fig. 6에 보여 진다. 또한 해석에 활용된 물성 정보는 Table 2 에 나타났다.

그림 6. GaN HEMT 소자와 3D CAD 모델

Fig. 6. GaN HEMT and 3D　CAD model

2.3 Calculated Equivalent Properties of Chip Using Simulation

시뮬레이션을 이용하여 공정 변화에 따른 Hermetic Package GaN HEMT 소자의 특성 변화를 정량적으로 분석하기 위하여 융합부품소재 핵심연구지원센터 ANSYS 아카데믹 연구용(Academic Research CFD)을 사용하여 전기-열 다중 물리 해석을 진행했다. Fig. 7은 Mesh와 Boundary condition을 나타낸다.

그림 7. 격자망 및 경계 조건

Fig. 7. Mesh and boundary conditions

실제 측정을 진행한 실험 환경에 맞게 게이트와 소스 측에 0V를 드레인에 실측된 드레인 전류인 550 mA 정전류 상태로 가정하고 경계 조건으로 지정했다. GaN HEMT 소자의 외부에 공기 대류 조건을 지정했으며 하단부에 25℃의 온도 조건을 설정하여 무한 방열판 상태를 구현했다. 반도체 소자는 인가되는 전압에 따라서 Electrical Resistivity 등 동작 특성의 변화가 나타난다. 본 연구에서는 실제 Drain Current와 Junction Temperature를 측정한 결과를 바탕으로 하여 유한 요소 해석을 이용하여 정적 상태에 대한 Chip의 Equivalent Properties를 결정했다. Fig. 8에서 Chip의 Equivalent Properties 획득한 도표를 나타냈다.

그림 8. 시뮬레이션 도식

Fig. 8. Simulation workflow diagram

2.4 Parameter of Die Bonding and Wire Bonding

공정 조건에 따른 패키지의 열 특성을 평가하기 위하여 Wire Bonding의 Wire의 Diameter를, Die Bonding의 공정 조건으로 Fillet, Void를 선택했다.

Wire 공정에서 Wire Bonding Diameter는 Wire Loop의 높이, 재료의 순도 등과 함께 Wire의 중요한 신뢰성 영향 인자 중 하나이다^[19]. Wire의 Diameter는 0.7, 1, 1.2, 1.25, 1.5, 2, 3 mil로 변화시켜서 특성 변화를 관찰했다. Die Bonding의 Fillet은 non-Fillet, 0.01, 0.02 mm로 설정했으며, Void는 non-void, 15%, 30%로 설정했다. 시뮬레이션에 활용된 조건을 Table 3에 나타냈다.

Void와 Fillet은 Fig. 9에 간략하게 나타냈다. Die Bonding의 Fillet은 Chip과 Die bonding의 접합 부분에 형성되는 작은 원형 또는 삼각형 구조물을 의미한다. Void는 Chip과 Die Bonding의 접합 시 접합 부 내의 공기 팽창에 의해 생기는 기포를 뜻한다. Void는 칩 면적의 백분율로 표시되며, IPC – A610F에서 40% 이하의 Void는 허용되는 것으로 간주한다. 하지만 Package의 주된 방열 경로는 Die Bonding을 통과하는 Heat path이며, Void가 40 % 이하여도 소자의 열특성 및 신뢰도에 영향을 끼칠 수 있다^[20]. 해석에 사용된 Fillet과 Void의 모델링의 예시는 Fig. 10에 나타냈다.

고온 작동하며 기계적으로 높은 신뢰성이 보장되어야 하는 반도체 소자의 패키지의 경우에 몇 가지 이유로 Solder Bonding보다 Sintered Ag가 선호된다. Sintered Ag은 낮은 온도에서 접착되어 높은 온도에서 동작이 가능하며 융점과 열전도도가 Solder Bonding보다 높는 장점이 있다. 하지만 Sintered Ag의 경우 공정 과정이 복잡하며 완벽한 전자동 제어가 힘들다. Sintered Ag의 특성은 온도 상승률, 접착 온도, 접착 유지 시간에 의해 영향을 받는데, 이때 온도 상승률이 높을 경우 Stinering Void가 발생한다^[21]. 생성된 Sintered Void는 공기와 Ag의 열 전도도 차이에 의해 균열이 발생하며 소자의 불량을 일으킨다. 본 연구에서는 Die Sintered Ag의 Fillet과 Void의 변화에 따른 소자의 열특성 미치는 관계를 실험 설계법을 이용한 Pareto chart를 이용해 분석했다.

그림 9. 공극 예시

Fig. 9. Void examples

그림 10. 필렛 및 공극의 FEA 모델 예시

Fig. 10. Fillet and void for FEA model

2.5 Junction-to-Case Thermal Resistance

전력 소자의 Junction-to-Case Thermal Resistance(R_th-JC)는 패키지의 열 특성을 평가하기 위해 유용하게 사용되는 개념이다. JESD 51-1에 따르면 R_th-JC는 반도체의 작동 부분에서 Chip이 실장된 영역에서 가장 가까운 패키지 케이스의 외부 표면까지의 열저항을 의미한다^[22]. 장치가 방열판과 접촉한 상태에서 적절히 방열된 상태를 기준으로 한 상태에서 일정한 전력이 인가 될 때, 접합 온도(TJ)와 케이스의 온도(TC), 그리고 전력 손실(P) 측정한 후 다음 식 (1)을 이용해 R_th-JC를 계산한다.

본 연구에서는 Simulation을 이용해 R_th-JC을 산출하고 이를 이용해 공정 조건 변화에 따른 Hermetic Package GaN HEMT 소자의 열 특성 변화를 정량적으로 평가했다. R_th-JC를 실제로 측정하는 경우 접합부 온도와 접합부에서 가장 가까운 외부 케이스의 온도를 정확하게 측정하기 힘든 한계점이 있다. 하지만 유한 요소 해석을 활용하는 경우 무한 방열판을 경계 조건을 활용해 비교적 쉽게 구현할 수 있다^[23].

보통 실제로 R_th-JC를 측정 시에는 전력 손실은 전압이 인가되어 전류가 흐르는 상태에서 드레인과 소스 사이의 저항인 R_ds(on)를 이용해 계산한다. 이는 전력이 열로 변환되는 손실을 결정하는 중요한 요소이다. 본 연구에서 유한 요소 해석을 활용해 저항에 의해 발생하는 열인 Joule Heating을 이용해 Chip의 면적을 이용해 전력 손실을 산출했다.

3.1 Changes in Thermal Resistance as Wire Bonding Parameters Change.

본 연구에서는 유한 요소 해석을 이용해 Wire의 Diameter를 0.7, 1, 1.2, 1.25, 1.5, 2, 3 mil로 변화 시켜가며 패키지 단에서의 열저항 변화를 관찰했다. 유한 요소 해석 결과에 따른 온도 분포는 Fig. 11에 최대 접합부 온도, 전력 손실, 열저항은 Table 4에 표시된다. 해석 결과 최대 온도는 드레인 측의 Wire와 Chip이 결합하는 접합부에서 나타났다.

Wire Diameter는 0.7 mil에서 3 mil로 328.57% 증가할 때, 접합부 온도는 해석 결과 가장 얇은 0.7 mil에서 47.85℃, 3 mil에서 26.68℃로 나타났으며 약 44.25%가 감소했다. Wire의 Diameter가 증가함에 따라 접합부 온도가 점진적으로 감소하는 것을 확인 할 수 있었다.

Power Dissipation은 0.7 mil에서 0.54 W, 3 mil에서 0.13 W까지 75.93 %가 감소했다. R_th-JC의 변화는 Fig. 12에 나타났다. 접합부 온도와 전력 손실이 감소함에 따라서 R_th-JC 또한 0.7 mil에서 42.68℃/W, 3 mil에서 13.41℃/W로 68.58 % 감소하는 경향을 보였다. Drain 측의 전력 밀도는 0.7 mil에서 0.44 A/mm2, 3 mil에서 1.16 A/mm2로 증가하는 경향을 보였다.

Wire의 Diameter가 증가하면서 전력 밀도가 증가하였지만, 오히려 접합부 온도와 R_th-JC는 감소했다. 따라서 해당 GaN HEMT 해석 모델에서는 Diameter가 높은 Wire 선택하는 것은 패키지의 전기, 열 특성의 개선에 도움이 될 것으로 예상된다.

그림 11. 와이어 두께 변화에 따른 온도 분포도

Fig. 11. Temperature distribution due to changes of wire diameter

그림 12. 와이어 온도 변화에 따른 열저항 변화

Fig. 12. Junction-to-case thermal resistance due to wire diameter changes

3.2 Changes in Thermal Resistance as Die Bonding Parameters Change.

유한 요소 해석을 이용해 계산된 Sintered Ag의 Fillet과 Void의 유무에 따른 Current Density의 분포는 Fig. 13에 나타난다. Void가 존재 하는 경우 전류 분포가 일정하지 않고 특정 구간에서 Current Density가 높아지는 것을 확인할 수 있다.

Fillet과 Void에 따른 최대 접합부 온도, 전력 손실, R_th-JC는 Table. 5 나타냈다. Void에 대해서 비율이 30%까지 증가하면서 Maximum Junction Temperature는 1.43%, Power Dissipation는 5.6%, , R_th-JC가 5.44 % 증가했다. Fillet이 생성된 경우 Maximum Junction Temperature는 －1.71 % 감소되었다. 하지만 Power Dissipation이 4.22% 증가하였으며, 따라서 R_th-JC 은4% 감소하는 것을 확인했다. 해당 모델에서 Fillet이 커질수록 Maximum Junction Temperature가 감소하는 것은 Fillet에 의해 Sintered Ag의 체적과 Chip과의 접착 면적이 증가하면서 열 특성에 영향을 미치는 것으로 보인다. 30%의 Void와 0.02 mm Fillet 모두 적용된 모델의 경우 Maximum Junction Temperature는 －0.6%, R_th-JC는 －1.07% 감소되었다. 이는 열특성이 저하되는 Void와 열특성이 개선되는 Fillet이 상쇄되는 것으로 볼 수 있다.

해당 모델의 Die Bonding 조건이 소자의 열 특성에 영향을 미치는지 정량적으로 평가하기 위하여 실험계획법(Design of Experiments, DOE)를 사용한 Pareto chart를 사용했다. 실험계획법을 사용한 Pareto chart는 어떤 변수가 결과에 영향을 미치는지 식별하는 데 주로 사용된다. 해당 분석은 Minitab 18을 이용해 수행되었다.

그림 13. 다이 본딩 공극 및 필렛 유무에 따른 전력 밀도 분포도

Fig. 13. Current density distribution of the Die Bonding

변수는 Void와 Fillet으로 지정되었으며 Fig. 14은 Maximum Junction Temperature, Power Dissipation, R_th-JC에 대한 실험 계획법을 사용한 Pareto chart를 나타낸다. 가운데 붉은 점선은 변수가 결과에 유의미한 영향을 미치는지에 대한 여부를 나타내는 기준이 된다. 실험 설계법을 이용한 Pareto chart를 이용한 분석 결과 해당 유한 요소 해석 모델에서 Fillet의 유무가 따라 최대 접합부 온도, 전력 손실에서 가장 큰 영향을 나타냈다. 최대 접합부 온도의 변화는 Void와 Fillet 모두 유의미한 영향을 나타냈으나 Power Dissipation의 경우 Fillet만이 유의미한 영향을 끼치는 것을 확인했다. R_th-JC는 Die Bonding 과정에서 발생 될 수 있는 Void와 Fillet 모두에서 유의미한 영향을 끼치는 것으로 나타났다

그림 14. 필렛 및 공극 유무에 따른 최대 접합부 온도, 전력 손실, 열저항의 파레토 차트

Fig. 14. Pareto chart for maximum junction temperature, power dissipation, thermal resistance