남상민
(Sangmin Nam)
1iD
이윤재
(Yun-Jae Lee)
2iD
석오균
(Ogyun Seok)
3iD
장성욱
(Sung-Uk Zhang)
†iD
-
(Digital Twin Laboratory, Dong-Eui University, Republic of Korea.)
-
(Digital Twin Laboratory, Dong-Eui University, Center for Brain Busan 21 Plus Program,
Republic of Korea.)
-
(Semiconductor Engineering, Pusan National University, Republic of Korea.)
Copyright © The Korea Institute for Structural Maintenance and Inspection
Key words
Power Semiconductor, SiC PiN Diode, Ceramic Package, Equivalent Material Property, Finite Element Analysis
1. 서 론
현대 사회에서 에너지 소비는 매년 지속적으로 증가하고 있으며, 이는 지구 온난화와 기후 변화 문제를 가속화하고 있다[1]. 이를 해결하기 위해 각국은 온실가스 배출 저감 정책을 강화하고 있으며, 특히 화석 연료 사용을 줄이고 전기 에너지로의 전환을 촉진하고 있다[2]. 이러한 흐름 속에서 전기 에너지 수요가 산업 전반에 걸쳐 확대됨에 따라, 효율적인 전력 변환과 제어의 중요성은 더욱 부각되고 있다.
이러한 전력 변환 및 제어의 핵심 요소인 전력반도체는 에너지 손실을 최소화하고 시스템 효율을 극대화하는 데 중요한 역할을 한다[3,4]. 특히 재생 에너지 시스템과 전기자동차를 포함한 차세대 모빌리티 분야에서는 높은 전력 밀도와 효율성이 요구됨에 따라, 전력반도체의 성능이 시스템
전체 성능의 한계를 결정짓는 요소로 작용한다.
전력반도체의 성능을 극대화하기 위해서는 단순히 칩 자체의 특성뿐만 아니라, 패키징 기술 역시 핵심적인 역할을 담당한다[5-7]. 패키지는 소자를 기계적으로 보호할 뿐만 아니라, 전력 손실과 발열을 제어하는 핵심 요소이기도 하다. 현재 전력반도체 산업에서 널리 사용되는 EMC(Encapsulation
Molding Compound) 패키징 방식은 대량 생산에 적합하다는 장점이 있으나, 칩 특성을 정밀하게 분석하거나 실험적 연구를 수행하는 과정에서는
다소 제약이 따른다. 특히, 패키징 공정에서 발생하는 미세한 편차는 소자의 성능 변동의 주요 원인으로 작용할 수 있다[8-10].
이를 보완하기 위해 본 연구에서는 소량 생산에 적합한 세라믹 패키지를 활용하여 실험적 접근법을 제안한다. 세라믹 패키지는 높은 내전압 및 기계적 안정성을
제공하며, 소량 생산이 용이하다는 장점이 있다. 이러한 특성을 바탕으로 동일한 패키지를 유지한 상태에서 소자(Chip)만 교체하는 방식을 적용함으로써,
소자의 전기적·열적 특성을 빠르고 반복적으로 평가할 수 있다.
따라서 공정 편차가 소자 성능에 미치는 영향을 정량화하여 신뢰성 확보와 패키지 최적화를 수행하는 것은 중요하다. 본 연구에서는 공정 오차로 인해 발생하는
소자 특성 변동을 등가 재료 물성(Equivalent Material Property) 개념을 통해 평가한다[11,12].
전력반도체 소자는 일반적으로 금속층과 절연층이 복합적으로 쌓인 다층 구조로 이루어져 있으며, 위치에 따라 전기·열적 특성이 다르다. 모든 층을 개별적으로
해석 모델에 반영하면 계산 비용이 증가할 뿐만 아니라, 실험 결과와의 정합성을 유지하기도 어려워진다. 이에 따라 본 연구에서는 소자의 등가 물성을
도출하여 단일 물성값으로 환산한 뒤, 이를 적용한 간소화 모델로 해석을 수행한다. 이렇게 도출된 모델을 통해 공정 편차로 인한 소자 특성 변화를 더욱
정량적·체계적으로 분석하고, 실험 및 시뮬레이션 간의 정합성을 높일 수 있다.
본 연구에서는 실험과 시뮬레이션을 병행하여 패키징 공정에서 발생하는 편차가 소자의 등가 물성에 미치는 영향을 분석하였다. 시뮬레이션에는 융합부품소재
핵심연구지원센터의 ANSYS Academic Research 2024가 활용되었으며, Thermal -Electric Analysis를 수행하였다.
소자의 전기적·열적 특성을 측정하고 이를 기반으로 해석의 경계조건을 설정하였다. 해석은 전기전도 방정식과 열전도 방정식을 기반으로 시뮬레이션 결과를
분석함으로써, 패키징 공정에서 발생하는 편차가 소자 성능에 미치는 영향을 검토하였다.
2. 방법론
2.1 SiC PiN Diode 특성
본 연구에서는 SiC 기반 PiN 다이오드 소자를 활용하였다. SiC는 기존의 Si 기반 소자와 비교하여 고전압, 고전류, 고온 환경에서 작동할 수
있다[13]. PiN 다이오드는 일반적인 PN 다이오드와 달리 P형 반도체와 N형 반도체 사이에 i(Intrinsic)층이 추가된 구조를 가진다. i층을 통해
전계 분포를 개선하고, 높은 역전압에서도 견딜 수 있도록 한다. 특히 고전압 스위칭 및 고출력 정류기 등에서 사용된다.
그림 1은 본 연구에서 실장한 SiC PiN 다이오드 소자의 단면 구조를 보여준다. 소자는 SRA-JTE(Soft Reverse Avalanche - Junction
Termination Extension) 구조를 채택하고 있으며, 이는 다이오드의 전압 분포를 균일하게 형성하여 항복 전압(Breakdown Voltage)을
향상시키는 역할을 한다. 소자의 N 드리프트층은 30μm 두께로 형성되어 있으며, 도핑 농도는 3×1015cm-3로 조정되었다.
그림 1. SiC PiN 다이오드의 단면 구조
Fig. 1. Cross-sectional structure of SiC PiN Diode
2.2 세라믹 패키지 샘플별 형상
본 연구에서 사용한 세라믹 기판은 HTCC(High Temperature Co-firing Ceramic) 공정을 통해 제작되었으며, 알루미나(Al₂O₃)를
기반으로 구성되었다. HTCC 공정은 고온 동작 환경에서의 신뢰성이 요구되는 전력반도체 패키지에 적합한 제조 방식이다. 층간 전기적 연결을 위해 비아(Via)에는
텅스텐(W)이 사용되었으며, 전면과 후면을 연결하는 비아 사이에는 시트 구조가 형성되어 있다. 그림 2를 통해 단면 구조를 확인 할 수 있다.
그림 2. 세라믹 패키지와 내부 비아 단면 형상
Fig. 2. Ceramic package and internal via cross-sectional shape
완성된 패키지는 전극 형성을 위해 니켈(Ni)과 금(Au)도금 공정을 거쳤으며, 모든 샘플에서 비아의 지름은 0.19mm, 길이는 1.34mm로 동일한
크기를 유지하도록 설계되었다. 또한, 와이어는 12mil(0.305mm) 지름을 가지며, 모든 샘플에서 일관된 사양을 적용하였다.
공정 과정에서 형상에 편차가 발생하기 쉬운 와이어 본딩(Wire bonding)과 다이 본딩(Die bonding)의 균일성을 평가하기 위해, 실측을
통해 각 샘플의 치수값을 측정하였다. 그림 3과 같이 패키지 표면에서 와이어 최대 높이(Loop height), 와이어 접합부 사이의 거리를 측정하였다. 다이 본딩 높이는 표면에서 본딩 층까지의
최대 높이를 측정하여 샘플 간 편차를 분석하였다.
그림 3. 1번 샘플의 와이어, 다이의 형상 및 치수
Fig. 3. Shape and dimensions of wire, die of sample 1
그림 4는 샘플별 와이어 본딩 높이와 다이 본딩 두께의 실측 결과를 나타낸다. 와이어 본딩의 경우, 최소 1.08mm에서 최대 2.47mm까지의 높이 편차가
발생하였으며, 1번 샘플에서 상대적으로 높은 변동성을 보였다. 다이 본딩 두께는 5μm에서 최대 41μm까지의 큰 편차를 나타냈으며, 이는 다이 본딩
공정에서의 점착제 도포량, 압착력 등의 공정 변수에 따라 차이가 발생하는 것을 고려할 수 있다.
그림 4. 샘플별 와이어 본딩과 다이 본딩 치수
Fig. 4. Wire bonding and die bonding dimensions by sample
2.3 실험 측정
본 연구에서는 그림 5와 같이 Curve Tracer 장비를 활용하여 SiC PiN 다이오드의 전기적 특성을 평가하고, 적외선 카메라를 이용하여 소자의 온도 변화를 측정하는
실험을 진행하였다. 전기적 특성 실험 과정은 두 가지 단계로 진행하였으며, 첫 번째는 문턱 전압(Threshold Voltage, Vth) 측정,
두 번째는 온도 상승이 측정되는 전류(200mA)를 기준으로 전압 측정이다.
그림 5. 전기·열 특성 측정 실험 흐름도
Fig. 5. Electrical and thermal characteristics measurement experimental flowchart
Curve Tracer를 사용하여 그림 6과 같이 Anode와 Cathode에 전압을 인가하면서 전류의 흐름을 측정하였다. 이를 통해 각 샘플의 문턱 전압을 파악하였으며, 이는 소자 내에서
전류가 흐르기 시작하는 최소 전압을 의미한다.
그림 6. 전기·열적 특성을 측정하기 위한 접촉 설정
Fig. 6. Set up contact for measuring electrical and thermal properties
측정 결과, 대부분의 샘플에서는 2.5V에서 전류가 흐르기 시작하며 이때 전류는 약 350μA로 측정되었다. 하지만 2번, 7번, 9번, 16번 샘플은
예외적인 값을 보였으며, 특히 7번 샘플은 0.49V에서 이미 350μA의 전류가 흐르는 것으로 확인되었다. 이는 정상적인 샘플 대비 약 5.1배
낮은 문턱 전압을 가지는 것으로, 패키지 공정 과정에서 발생한 불량(Defect)으로 인한 특성 변화로 고려된다.
다음으로 소자의 온도 변화가 외부에 적외선 카메라로도 측정할 수 있는 200mA의 전류를 인가하고, 이에 따른 전압을 측정하였다. 동시에 전류를 일정하게
유지하면서 적외선 카메라를 이용하여 소자의 표면 온도를 관찰하였다. 이를 통해 200mA 전류 인가 시 전압 특성 관계를 분석하였으며, 소자 표면의
온도 분포를 관찰하였다.
측정 결과, 그림 7의 (b)와 같이 인가된 전압값은 샘플별로 차이를 보였으며, 최대 전압은 3.71V, 최소 전압은 3.06V로 확인되었다. 즉, 같은 200mA의 전류가 흐를
때, 소자에 따라 필요한 전압이 다르게 나타났으며, 이는 제조 공정에서 발생한 미세한 차이 혹은 본딩 및 패키징 공정에서의 변동성에서 기인할 가능성이
크다.
적외선 카메라를 활용한 표면 온도 분석 결과 그림 8과 같이 샘플별 소자 표면 온도가 다르게 나타났으며, 최대 온도는 28.9°C로 측정되었다. 가장 낮은 온도는 26.7°C였으며, 샘플간 온도 분포의
차이가 확인되었다. 특히, 최대 온도가 발생하는 위치는 소자와 와이어 본딩 접합부(Die-Wire Bonding Junction)에서 집중적으로 관찰되었다.
그림 7. 전기적 특성 분석: 문턱 전압 및 200mA 전류 인가
Fig. 7. Electrical characteristics: threshold voltage and 200mA current applied
그림 8. 22개 샘플의 소자 표면 온도 측정 결과
Fig. 8. Measurement Results of Die Surface Temperature for 22 Samples
2.4 시뮬레이션 해석 모델 및 경계조건
유한요소해석을 기반으로 패키지를 해석하기 위해 시뮬레이션 해석 모델을 구축하였다. 그림 9는 본 연구에서 사용된 해석 모델과 내부 구조를 나타낸다. 해석 모델의 와이어와 어태치는 앞서 실측하였던 샘플별 치수 정보를 적용하였다.
그림 9. 시뮬레이션 해석 모델 및 분해도
Fig. 9. Simulation Analysis Model and Exploded View
패키지의 신뢰성 및 성능은 각 구성요소의 재료 특성에 의해 결정된다. 표 1과 표 2는 해석에서 상용된 세라믹 패키지의 구성요소와 해당 재료를 정리한 것이다. 해석에 사용한 재료 물성은 열전도율과 전기 저항값을 사용하였다.
표 1 패키지의 구성요소 및 재료
Table 1 Components and materials of the package
|
Components
|
Material
|
|
Ceramic Substrate
|
Alumina, Al2O3
|
|
Wire
|
Aluminium, Al
|
|
Die Attach
|
Sintered Ag
|
|
Via / Sheet
|
Tungsten, W
|
|
Plate
|
Nickel, Ni
|
표 2 재료 특성: 열전도율 및 전기비저항
Table 2 Material Properties: Thermal Conductivity and Electrical Resistivity
|
|
Thermal Conductivity [W/m·℃]
|
Electrical resistivity [Ω·m]
|
|
Sintered Ag
|
240
|
1.6E-08
|
|
Al2O3
|
16.8
|
1E+12
|
|
Ni
|
60.7
|
6.4E-08
|
|
W
|
163.3
|
5.7E-04
|
|
Al
|
237
|
2.7E-06
|
세라믹 기판은 알루미나 소재를 사용하여 절연성과 기계적 강도를 확보한다. 와이어는 일반적으로 사용되는 알루미늄 소재로 구성되었다. 다이 접착층은 높은
열 전도성을 가지는 소결 은(Sintered Ag)소재를 사용하였다. 비아와 비아 시트는 텅스텐(W)으로 구성된다. 전극 층(Plate)은 니켈과
금으로 층을 형성하여 전극을 구성한다.
재료의 열전도 특징은 알루미늄, 텅스텐과 같은 금속 소재는 열 전도성이 우수하다. 특히 다이 접착에 사용하는 은(Ag)은 240W/m·℃로 높은 열
전도성을 갖는다. 반면 알루미나는 16.8W/m·℃로 낮은 열 전도성을 가진다.
전기 저항 특징은 전도성이 뛰어난 금속(Al, Ag, Ni, W)소재들은 낮은 전기 저항을 가지며 특히 은(Ag)은 1.6E-08Ω·m로 가장 낮은
전기 저항을 보인다. 반면 알루미나는 상대적으로 높은 절연성(1E+12)을 가진다.
그림 10과 같이, 시뮬레이션의 경계조건은 실측 환경과 같이 설정되었다. 가운데 전극에는 그림 7의 (b)에서 도출된 샘플별 전압값을 인가하였으며, 와이어가 접촉하는 전극에는 0V를 설정하여 실제 실험 조건과 일치하도록 구성하였다. 또한, 대류 조건은
자연 대류 상태로 적용되었으며, 대류 계수는 5W/m2·℃, 주변 온도는 실측 환경과 동일한 22℃로 설정하였다. 특히, 패키지의 뒷면은 방열판과
접촉하는 면으로, 해당 면의 경계조건은 적외선 카메라를 통해 측정된 온도 값을 반영하였다.
그림 10. 전기-열 시뮬레이션을 위한 경계조건
Fig. 10. Boundary Conditions for Electrical and Thermal Simulation
그림 11은 소자의 등가 물성값을 조정하는 과정을 나타낸다. 먼저, 와이어에 흐르는 전류를 200mA로 맞추기 위해, 와이어 단면의 전류 밀도를 추출하여 소자의
전기 저항값을 계산하였다. 이후, 소자의 표면 온도는 적외선 카메라를 이용하여 측정된 값과 일치하도록 열전도도를 조정하였다. 모든 계산 과정에서 오차는
0.1% 이내로 유지하였으며, 이를 만족하는 값만을 최종적으로 적용하였다.
그림 11. 전류 및 열 해석을 기반으로 한 등가 물성 도출
Fig. 11. Equivalent Material Property Extraction Based on Current and Thermal Analysis
3. 결 과
본 연구에서는 SiC PiN 다이오드가 실장된 세라믹 패키지를 대상으로 실험 및 시뮬레이션을 수행하였으며, 이를 통해 소자의 전기적 및 열적 특성을
분석하였다. 실험 결과는 등가 전기 저항과 등가 열전도도를 계산하였으며, 샘플 간의 편차를 비교하여 패키징 공정 변동성이 소자의 성능에 미치는 영향을
평가하였다.
그림 12(a)는 22개 샘플의 등가 전기 저항값을 나타낸다. 전기 저항은 1번 샘플에서 최솟값인 0.244Ω·m, 17번 샘플에서 최대 0.297Ω·m까지 분포하며,
평균값은 0.27Ω·m로 계산되었다. 1번과 7번 샘플의 전기 저항은 각각 0.244Ω·m 및 0.245Ω·m로, 평균 대비 약 9.63% 낮은 값을
보였다. 반면, 17번 샘플은 0.297Ω·m로 평균 대비 약 10% 높은 값을 나타내었다.
그림 12(b)는 등가 열전도도 값을 나타낸다. 측정된 열전도도는 21번 샘플은 최솟값인 22.76W/m·K에서 1번 샘플에서 최대 367W/m·K로 계산되었으며,
평균값은 120W/m·K이다. 21번 샘플의 열전도도는 22.76W/m·K로, 평균 대비 81.03% 낮은 값을 나타내었다. 반면, 1번 샘플의 열전도도는
367W/m·K로, 평균 대비 205.83% 높은 값을 기록하였다.
그림 12. 샘플별 등가 전기 저항 및 열전도도
Fig. 12. Equivalent Electrical Resistivity and Thermal Conductivity of Samples
전기적 특성과 열적 특성 간의 관계를 분석한 결과, 일부 샘플에서 전기적 성능이 우수할 경우 열적 성능 또한 상대적으로 좋은 경향을 보였다. 1번
샘플은 전기 저항이 가장 낮은(0.244Ω·m) 반면, 열전도도는 가장 높은(367W/m·K) 값이 계산되었다. 이는 해당 샘플의 패키징 품질이 상대적으로
우수하며, 본딩 과정에서 열·전기 경로의 저항을 최소화했을 가능성을 확인할 수 있다.
반면, 5번, 21번 샘플은 전기 저항이 평균보다 높고, 열전도도는 매우 낮게 나타났다.
이러한 등가 물성값의 편차는 패키징 공정 과정에서 발생한 미세한 차이, 특히 와이어 본딩 및 다이본딩 공정이 주요 원인일 가능성이 높다[14,15]. 와이어 본딩 높이의 차이, 본딩 접합 면적의 균일성, 다이 부착 상태의 변동성 등이 전류 경로에 영향을 주어 저항값에 차이를 발생시킬 수 있다.
열전도도 값의 편차는 패키징 공정 중 다이본딩의 두께 변화, 본딩 재료의 균일성, 그리고 와이어 본딩 접합 상태의 차이와 밀접한 관련이 있을 것으로
고려된다.
특히, 다이본딩 공정에서 기공(Voids)이 발생될 가능성이 있으며, 이는 소자의 등가물성인 전기 저항과 열전도도를 저하할 수 있다[16,17].
4. 결 론
본 연구에서는 세라믹 패키지에 실장된 SiC PiN 다이오드를 대상으로 실험과 시뮬레이션을 수행하여 소자의 전기적 및 열적 특성을 분석하였다. 실험을
통해 각 샘플별 전기 특성과 열 특성을 평가하였으며, 이를 기반으로 유한요소해석을 수행하여 실험과의 정합성을 검증하였다.
실험 결과, 패키징 공정에서 발생하는 오차가 소자의 성능에 영향을 미치는 것이 확인되었다. 특히, 와이어 본딩 및 다이본딩 과정에서의 편차가 전기적
저항과 열전도도의 변화로 이어지는 경향을 보였다. 일부 샘플에서는 전기 저항이 낮고 열전도도가 높은 특성을 보였으며, 이는 패키징 품질이 우수하여
열·전기 경로의 저항이 최소화된 결과로 해석할 수 있다. 반면, 일부 샘플에서는 열전도도가 현저히 낮고 전기 저항이 높은 값을 나타냈으며, 이는 와이어
공정과 본딩 공정에서 발생한 편차가 전기적·열적 성능 저하의 주요 원인으로 작용했을 가능성이 높다.
이를 보다 정량적으로 평가하기 위해 등가 물성(Equivalent Material Property) 개념을 적용하여 소자의 특성을 분석하였다. 등가
전기 저항과 열전도도를 도출하여 실험 데이터와 비교한 결과, 패키징 공정에서 발생하는 편차가 소자의 성능 변동에 직접적인 영향을 미치는 것이 확인되었다.
이를 통해, 등가 물성을 활용한 해석 기법이 공정 변동성을 고려한 전력반도체 패키지의 신뢰성 평가 및 최적화에 유용하게 적용될 수 있음을 확인하였다.
본 연구의 소자의 전기·열 등가물성 결과는 전력반도체 패키지 설계 및 열 관리 최적화 연구에 활용할 수 있으며, 향후 패키징 공정의 정밀도를 향상시키기
위한 데이터로 활용될 수 있다. 또한, 다양한 패키징 기술 및 소재에 대한 확장 연구를 통해 보다 정밀한 등가 물성 모델을 구축하고, 이를 실제 반도체
패키징 공정에 적용함으로써 전력반도체의 성능 향상에 기여할 수 있을 것으로 기대된다.
Acknowledgements
This work was supported by Korea Institute of Energy Technology Evaluation and Planning
(KETEP) grant funded by the Korea government (MOTIE)(RS-2023-00281219, AC/DC Hybrid
Distribution Networks RD&D Project: Safety Operation for MVDC System)
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W. Zhao, X. Song, W. Chen, W. Zhang, and G.-A. Xiong, “Influence of Sintering Voids
on Thermal Resistance of MOSFETs,” Proceedings of the 2024 25th International Conference
on Electronic Packaging Technology (ICEPT), pp. 1~4, Aug. 2024. DOI:10.1109/ICEPT63120.2024.10668797
저자소개
Sangmin Nam received his master’s degree in mechanical engineering from Dong-Eui University,
Busan, South Korea. His research interests include microelectronics reliability using
finite element analysis and bicycle mechanical analysis.
Yun-Jae Lee currently an M.S. student in the Department of Mechanical Engineering
and the Center for Brain Busan 21 Plus Program at Dong-Eui University, Busan, South
Korea. His research interests include microelectronics reliability using finite element
analysis and power transmission and distribution system analysis.
2024–Present : Assistant Professor, Semiconductor Engineering, Pusan National University
2020-2024 : Assistant Professor, Kumoh National Institute of Technology
2014-2020 : Senior Researcher, Korea Electro- technology Research Institute
2013-2014 : Postdoctoral Research Associate, University of Illinois at Urbana-Champaign
2008-2013 : M.S. and Ph.D. degrees, Seoul National University
2004-2008 : B.S. degree, Kookmin University
E-mail : ogseok@pusan.ac.kr
Sung‑Uk Zhang received a bachelor’s degree in electrical engineering from Sogang
University, Seoul, South Korea; a master’s degree in biomedical engineering, and
a Ph.D. degree in mechanical engineering from the University of Florida, Gainesville,
FL, USA. He is an associate professor at the Department of Automotive Engineering,
Dong-Eui University, Busan, South Korea. Before joining the university, he was
with Samsung Electronics, Giheung-gu, Young-si, Gyeonggi-do, South Korea. His
current research interests include digital twin technology for microelectronics reliability,
artificial intelligence for structural health monitoring, semiconductor process simulation,
and, multiphysics and multiscale simulation using finite element analysis.