2.2.1 DAQ 보드

그림 2. DAQ 블록도

Fig. 2. Block Diagram of the DAQ

본 논문의 신호처리기 DAQ 블록도는 그림 2와 같다. DAQ는 고성능 ADC와 FPGA를 사용하여 3CH 광대역 입력 신호를 처리한다. 운용 모드에 따라 샘플링과 전처리가 완료되면 고속 통신을 통해 OPC로 데이터를 전달하고, 시스템의 제어 정보를 OPC에서 전달받아 각각의 구성품을 제어한다. 이외에 시스템 전체의 동기를 맞추기 위한 외부 기준 클럭을 전달받아 사용한다.

고성능 ADC는 200MSPS 이상, 14bit 이상의 성능을 지원하는 소자를 채택하여 총 2개 사용한다. 이를 통해 3CH 광대역 입력 신호를 병렬로 고속 샘플링 한다. 이때, Nyquist Frequency 이론에 따라 100MHz 이상 특정 중심주파수의 2배 이상 해당하는 200MSPS 이상의 특정 속도로 오버 샘플링을 수행한다^[7]. 이를 통해 Noise 성분으로 해석 될 수 있는 Aliasing 현상을 최대한 회피하여 신호처리를 진행한다.

FPGA에서는 운용 모드에 따른 DDC, Window, FFT, 형 변환 기능을 구현한다. 운용 모드는 A와 B로 구분되며, 최종 출력에 따라 DDC를 설계한다. DDC는 주파수 하향 변환 기능을 수행하며, DDS(Direct Digital Synthesizer), FIR(Finite Impulse Response) Filter, Decimation으로 구성된다. 전처리가 완료된 데이터는 고속 통신으로 OPC의 DSP에 전달된다.

또한, OPC로부터 시스템 제어 정보를 전달 받고, 각 구성품을 제어하기 위한 내부, 외부 인터페이스를 구현한다. 내부 인터페이스는 OPC와 연결되고, 외부 인터페이스는 시스템 구성품과 연결되어 제어한다.

이외에 시스템의 동기를 맞추기 위한 외부 기준 클럭을 주파수합성기로부터 입력받는다. 입력 받은 클럭은 신호처리기의 기준 클럭으로 사용한다.

2.2.2 OPC 보드

그림 3. OPC 블록도

Fig. 3. Block Diagram of the OPC

본 논문의 신호처리기 OPC 블록도는 그림 3과 같다. OPC는 DAQ에서 전처리된 데이터를 후처리하기 위해 DSP를 사용한다. DSP는 다중 코어의 형태로 고속 병렬 연산을 수행하여 표적을 탐지하고 지속적으로 추적한다. 또한, 시스템의 제어 정보를 전달하여 각각의 구성품을 제어한다.

DSP는 DAQ에서 전처리된 데이터를 입력받아 후처리한다. DPS는 각 8개의 Core가 존재하며, 총 2개를 사용하는데, 대용량의 데이터를 처리하기 위해 고속 병렬 연산을 수행한다. 이를 위한 DSP 간 통신용 PCIE 인터페이스를 구성하며, 기능 수행에 필요한 Flash와 DDR3 메모리를 적용한다.

또한, DSP와 FPGA는 EMIF16을 통해 시스템 제어 정보를 전달하여 내부, 외부 인터페이스로 각 구성품을 제어한다.

2.2.3 PWR 보드

그림 4. PWR 블록도

Fig. 4. Block Diagram of the PWR

본 논문의 신호처리기 PWR 블록도는 그림 4와 같다. PWR는 외부 전원 5V를 입력받아 DAQ와 OPC 주요 소자에 필요한 전원을 Switching Regulator를 사용하여 조건에 따라 생성하고, 공급하도록 설계한다.

2.2.4 디지털 수신단 설계

그림 5. 디지털 수신단 블록도

Fig. 5. Block Diagram of the Digital Receiver

본 논문의 신호처리기 디지털 수신단 블록도는 그림 5와 같으며, DAQ의 고성능 ADC와 FPGA를 사용하여 설계한다.

3CH 광대역 100MHz 이상의 특정 중심주파수 입력 신호는 총 2개의 고성능 ADC를 통해 200MSPS 이상의 특정 속도로 병렬 고속 샘플링 된다. 이후 입력 신호는 디지털 데이터 I, Q로 변환되어 ADC DDC에 전달되고, 주파수 하향 변환된다.

이후 FPGA로 I, Q 데이터가 전달되어 운용 모드에 따라 DDC 경로를 통해 추가적인 주파수 하향 변환 기능 수행한다. 운용 모드 A는 총 3단계, B는 총 2단계의 Filter & Decimation 구조를 가지며, 100kSPS 이상의 특정 샘플링 속도와 500kSPS 이상의 특정 샘플링 속도로 최종 출력된다.

또한, FPGA Resource 최적화를 위해 각 모드의 Filter & Decimation을 여러 차수로 나누어 설계하고, 운용 모드 A의 DDS와 1st Filter & Decimation을 운용 모드 B에서 사용할 수 있도록 공용화 설계한다. 이를 통해 공용화 설계 미적용 및 Filter 단일 차수 적용 대비 DSP Slices가 500개 이상의 특정 개수만큼 더 적어진 것을 확인하였다. 이는 해당 논문에 적용된 FPGA DSP Slices 기준 20% 이상 감소된 효과를 보인다.

그림 6. 디지털 수신단 시뮬레이션 결과

Fig. 6. Simulation Result of the Digital Receiver

디지털 수신단 설계 시뮬레이션 결과는 그림 6과 같다. (a)는 운용 모드 A의 FPGA DDC, (b)는 운용 모드 B의 FPGA DDC 모델링 후 시뮬레이션 출력 결과이며, 모두 계산된 값과 일치하는 것을 확인하였다.

2.3.1 수신동적영역 측정 시험

수신동적영역 측정 시험은 신호처리기 3개의 입력 채널에 특정 주파수의 정현파 신호를 인가하고, 신호 크기를 변화시키며 신호처리 결과를 확인하여 측정한다. 입력 신호의 크기와 측정된 신호 크기 간의 변화량 차이를 선형성 오차로 정의하며^[8], 선형성 오차가 ±1dB, 채널 간 오차가 ±1dB 이하인 영역을 수신동적영역으로 정의한다. 수신동적영역은 60dB 이상의 특정 영역을 확보하는 것을 목표로 한다^[9]. 그림 7과 그림 8은 운용 모드 A와 B에서 측정된 수신동적영역의 결과이며, 60dB 이상으로 확보되어 목표 성능을 만족하였다.

그림 7. 운용 모드 A 수신동적영역 측정 결과

Fig. 7. Reception Dynamic Range Test Result in Operation Mode A

그림 8. 운용 모드 B 수신동적영역 측정 결과

Fig. 8. Reception Dynamic Range Test Result in Operation Mode B

2.3.2 주파수 오차 측정 시험

주파수 오차 측정 시험은 신호처리기 3개의 입력 채널에 특정 주파수의 정현파 신호를 인가하고, 주파수를 변화시키며 실시간으로 신호처리 결과를 확인하여 측정한다. 입력한 신호의 주파수 계산 Cell과 측정된 주파수의 Cell 차이를 주파수 오차로 정의한다. 주파수 오차는 ±1 Cell 미만 성능을 목표로 한다^[10]. 표 1은 운용 모드 A, B에 대한 주파수 오차 결과이며, ±1 Cell 미만으로 목표 성능을 만족하였다.

2.3.3 외부 인터페이스 측정 시험

외부 인터페이스 측정 시험은 통신 인터페이스 측정 시험, 송신 및 수신 구간 제어 신호 측정 시험을 진행한다. 통신 인터페이스 측정 시험은 신호처리기의 RS422 통신 결과 값을 측정한다. 총 5,000회 이상 통신 중 오류 횟수는 0회 이하를 목표로 한다. 표 2를 확인한 결과 통신 오류 횟수는 0회로 목표 성능을 만족하였다.

송신 및 수신 구간 제어 신호 측정 시험은 신호처리기의 제어 신호 출력을 오실로스코프로 측정한다. 이때 제어값과 측정값의 오차범위는 100ns 이하를 목표로 한다. 그림 9와 그림 10을 확인한 결과 오차범위 100ns 이하로 목표 성능을 만족하였다.

그림 9. 송신 구간 제어 신호 측정 결과

Fig. 9. Test Result of Transmission Section Control Signal Generation

그림 10. 수신 구간 제어 신호 측정 결과

Fig. 10. Test Result of Reception Section Control Signal Generation