도건진
(Geonjin Do)
*iD
김상엽
(Sangyeob Kim)
*iD
김정태
(Jeongtae Kim)
*iD
강규혁
(Gyuhyeok Kang)
*iD
신원영
(Wonyoung Shin)
*iD
석오균
(Ogyun Seok)
†iD
-
(Department of Electrical and Electronic Engineering, Pusan National University, Republic
of Korea.)
Copyright © The Korean Institute of Electrical Engineers
Key Words
Silicon Carbide (SiC), MOSFET, Electric field, Double-epitaxial structure, Heavy-ion strike, Single-event effect (SEE)
1. 서 론
Silicon carbide (SiC)는 넓은 밴드갭, 높은 임계 전계 및 우수한 열적 특성을 가지므로 고전압 전력반도체 소자에 적합한 소재로 활용되고
있다[1-2]. SiC는 silicon (Si)보다 높은 임계 전계를 가지므로 동일한 항복전압 조건에서 더 얇고 높은 도핑 농도의 드리프트층을 적용할 수 있어
낮은 specific on-resistance ($R_{on,sp}$)를 구현할 수 있다. 이러한 장점을 바탕으로 SiC MOSFET은 고전압 전력변환
및 신재생에너지 시스템과 같은 고효율 응용 분야에 널리 적용되고 있다[3-6].
우주 방사선 환경에서는 고에너지 입자에 의해 single-event effect (SEE)가 발생할 수 있으며, SiC MOSFET에서도 중이온 조사에
따른 소자 열화 및 파괴가 주요 신뢰성 문제로 보고되고 있다[7-10]. 중이온이 소자 내부를 통과하면 조사 경로 주변에 다수의 전자-정공 쌍이 생성되고, 이로 인해 소자 내부의 과도 전류와 국부 전계가 급격히 증가할
수 있다[11-12]. 특히 P-well과 드리프트 접합과 같은 고전계 영역에서는 과도 전류가 증가하며, 이러한 현상이 지속적으로 증폭될 경우 single-event
burnout (SEB)으로 이어질 수 있다[8-10]. 또한 소자 구조와 내부 전계 분포에 따라 SEE에 민감한 영역과 과도 응답 특성이 달라질 수 있으므로[13], 중이온 조사 환경에서 고전계 영역의 전계 집중을 완화하기 위한 구조 설계가 요구된다.
SiC MOSFET의 중이온 응답을 개선하기 위해 buffer layer의 두께와 도핑 농도를 조절하거나, JFET 구조 및 드리프트 영역의 도핑
분포를 최적화하는 연구가 수행되어 왔다[14-19]. 이러한 설계 변수는 소자의 전도 특성뿐만 아니라 차단 상태에서의 전계 분포와 전압 지지 능력에도 영향을 미친다. 특히 드리프트 영역의 도핑 농도를
감소시키면 전계가 넓은 영역에 분포하여 항복전압은 증가하지만, $R_{on,sp}$도 증가하므로 차단 특성과 전도 손실 사이의 상충관계를 고려해야
한다[1,
19].
Planar SiC MOSFET의 P-well 하부에 저농도 상부 에피층을 적용하고, 해당 층의 도핑 농도와 두께에 따른 정적 특성과 중이온 입사
시 과도 전계 분포를 비교한 연구는 제한적이다. 상부 에피층의 도핑 농도와 두께가 달라지면 P-well과 드리프트 접합의 전계 분포와 전도 경로가
함께 변하며, 이러한 구조적 차이는 중이온 입사 직후의 과도 전계 응답에도 반영될 수 있다. 이에 본 연구에서는 기존 드리프트 영역보다 낮은 도핑
농도의 상부 에피층을 적용한 650 V급 planar SiC MOSFET의 저농도 이중 에피택셜 구조를 제안하였다.
본 연구에서는 상부 에피층의 도핑 농도와 두께에 따른 출력 특성, 항복전압 및 $R_{on,sp}$를 분석하고, 공핍 영역과 유효 전도 경로를 통해
정적 특성의 변화 원인을 확인하였다. 이후 동일한 중이온 입사 조건에서 P-well과 드리프트 접합 및 드리프트층과 기판 접합의 전계 분포를 비교하여
저농도 이중 에피 구조의 전계 집중 완화 효과를 분석하였다.
2. 소자 구조 및 정적 특성 분석
2.1 소자 구조 및 시뮬레이션 조건
Synopsys Sentaurus TCAD를 이용하여 650 V급 planar SiC MOSFET의 단일 에피 구조와 저농도 이중 에피 구조를 설계하였다.
그림 1은 단일 에피 구조와 제안된 저농도 이중 에피 구조의 단면도를 나타낸다. 이중 에피 구조에서는 P-well 하부의 상부 드리프트 영역에 저농도 에피층을
적용하였다. 두 구조의 주요 공정 및 구조 변수는 동일하게 설정하고, 상부 에피층의 도핑 농도와 두께만 변화시켰다. 전체 드리프트 영역의 두께는 5
μm로 고정하였으며, 상부 에피층의 두께가 증가한 만큼 하부 드리프트 영역의 두께가 감소하도록 설정하였다.
그림 1 650 V급 planar SiC MOSFET의 단면도: (a) 단일 에피 구조 및 (b) 저농 도 이중 에피 구조
Fig. 1 Cross-sectional views of the 650-V planar SiC MOSFETs: (a) single-epi structure
and (b) low-concentration double-epi structure
단일 에피 구조는 드리프트 영역에 $1.8 \times 10^{16}\text{ cm}^{-3}$의 균일한 도핑 농도를 적용하였다. 저농도 이중 에피
구조는 드리프트 영역 상부에 저농도 에피층을 적용하고, 하부 드리프트 영역의 도핑 농도는 $1.8 \times 10^{16}\text{ cm}^{-3}$로
유지하였다. 상부 에피층의 도핑 농도와 두께는 각각 $N_{upper}$와 $T_{upper}$로 표기하였다. 단일 에피 구조는 모든 설계 조건의
비교를 위한 기준 구조로 사용하였다. 전체 드리프트 두께와 하부 드리프트 영역의 도핑 농도를 동일하게 유지하여, 상부 에피층의 설계 변수에 따른 영향만을
비교하였으며, 고정 조건과 도핑 농도 및 두께의 변화 범위를 표 1에 정리하였다.
표 1 TCAD 시뮬레이션에 적용한 공정 및 구조 변수
Table 1 Process and structural parameters used in the TCAD simulation
|
변수
|
값
|
|
셀 피치 [μm]
|
5.0
|
|
JFET 폭 [μm]
|
1.4
|
|
게이트 산화막 두께 [nm]
|
50
|
|
채널 길이 [μm]
|
0.4
|
|
P-well 주입 선량 [$\times 10^{14}\text{ cm}^{-2}$]
|
1.0
|
|
JFET 주입 선량 [$\times 10^{12}\text{ cm}^{-2}$]
|
9.0
|
|
드리프트 도핑 농도 [$\times 10^{16}\text{ cm}^{-3}$]
|
1.8
|
|
전체 드리프트 두께 [μm]
|
5
|
|
상부 에피층 도핑 농도 [$\times 10^{16}\text{ cm}^{-3}$]
|
1.0, 1.3, 1.6
|
|
상부 에피층 두께 [μm]
|
1, 2, 3
|
출력 특성은 $V_{GS} = 18\text{ V}$에서 $V_{DS}$를 0 V부터 5 V까지 변화시키며 분석하였으며, $R_{on,sp}$는 $V_{DS}
= 1\text{ V}$에서의 미분저항을 면적 정규화하여 추출하였다. 항복전압은 $V_{GS} = 0\text{ V}$에서 $V_{DS}$를 증가시키며
드레인 전류가 1 μA에 도달하는 전압으로 정의하였다. 또한 SiC의 물리적 특성을 반영하기 위해 불완전 이온화, Shockley–Read–Hall
및 Auger 재결합 모델을 적용하였으며, 고전계에서의 충돌 이온화를 모사하기 위해 Okuto–Crowell 모델을 사용하였다.
2.2 상부 에피층 도핑 농도에 따른 정적 특성
상부 에피층의 도핑 농도에 따른 출력 및 차단 특성을 비교하기 위해 $T_{upper} = 2\text{ }\mu\text{m}$로 고정하고 $N_{upper}$를
변화시켰다. JFET 폭을 포함한 나머지 구조 및 공정 조건은 동일하게 유지하였다. 그림 2(a)는 상부 에피층 도핑 농도에 따른 출력 특성을 나타내며, 그림 2(b)는 각 구조의 항복 특성을 나타낸다.
그림 2 상부 에피층 도핑 농도에 따른 단일 에피 및 저농도 이중 에피 SiC MOSFET 의 (a) 출력 특성 및 (b) 항복 특성
Fig. 2 Comparison of (a) output and (b) breakdown characteristics of the single-epi
and low-concentration double-epi SiC MOSFETs for different upper-epi doping concentrations
그림 2(a)에서 $N_{upper}$가 $1.0 \times 10^{16}\text{ cm}^{-3}$에서 $1.6 \times 10^{16}\text{ cm}^{-3}$로
증가함에 따라 $R_{on,sp}$는 2.07에서 1.33 $\text{m}\Omega\cdot\text{cm}^2$로 약 35.7% 감소하였다.
또한, 그림 2(b)에서 항복전압은 941 V에서 888 V로 감소하였다. 이러한 전기적 특성 변화의 원인을 분석하기 위해 대표적인 저농도 및 고농도 조건에서의 전류
밀도 분포와 공핍 영역을 그림 3에서 비교하였다.
그림 3 상부 에피층 도핑 농도에 따른 저농도 이중 에피 SiC MOSFET의 공핍폭 및 유효 전도 경로 비교: (a) Nupper = $1.0 \times
10^{16}\text{ cm}^{-3}$ and (b) Nupper = $1.6 \times 10^{16}\text{ cm}^{-3}$
Fig. 3 Comparison of the depletion widths and effective conduction paths of the low-concentration
double-epi SiC MOSFETs with upper-epi doping concentrations of (a) Nupper = $1.0 \times
10^{16}\text{ cm}^{-3}$ and (b) Nupper = $1.6 \times 10^{16}\text{ cm}^{-3}$
그림 3은 $V_{GS} = 18\text{ V}$ 및 $V_{DS} = 1\text{ V}$에서의 공핍폭과 전자의 주요 이동 방향을 도식적으로 나타낸다.
저농도 조건에서는 P-well 하부의 공핍폭이 크게 형성되어 JFET에서 드리프트 영역으로 이어지는 유효 전도 경로가 좁아진다. 반면, 상부 에피층의
도핑 농도가 증가하면 공핍폭이 감소하여 유효 전도 경로가 확대된다. 따라서 농도에 따른 $R_{on,sp}$ 변화는 상부 에피층의 저항과 공핍 영역에
의한 전도 경로 변화에 기인한다. 또한, 입사 전 차단 상태($V_{GS} = 0\text{ V}$, $V_{DS} = 200\text{ V}$)에서
P-well과 드리프트 접합 부근의 최대 전계는 $N_{upper} = 1.0, 1.3, 1.6 \times 10^{16}\text{ cm}^{-3}$에서
각각 1.05, 1.13, 1.23 MV/cm로 증가하였다.
2.3 상부 에피층 두께에 따른 정적 특성
상부 에피층 두께에 따른 영향을 비교하기 위해, 도핑 농도 조건의 중간값인 $N_{upper} = 1.3 \times 10^{16}\text{ cm}^{-3}$로
고정하고 $T_{upper}$를 1, 2 및 3 μm로 변화시켰다.
그림 4 상부 에피층 두께에 따른 단일 에피 및 저농도 이중 에피 SiC MOSFET의 (a) 출력 특성 및 (b) 항복 특성
Fig. 4 Comparison of (a) output and (b) breakdown characteristics of the single-epi
and low-concentration double-epi SiC MOSFETs for different upper-epi thicknesses
그림 4(a)에서 $T_{upper} = 1\text{ }\mu\text{m}$인 구조는 상대적으로 높은 드레인 전류를 나타냈다. $T_{upper}$가 1 μm에서
2 μm로 증가함에 따라 $R_{on,sp}$는 1.36에서 1.62 $\text{m}\Omega\cdot\text{cm}^2$로 증가하였다. 반면,
$T_{upper}$가 2 μm에서 3 μm로 증가할 때 $R_{on,sp}$는 1.62에서 1.63 $\text{m}\Omega\cdot\text{cm}^2$로
거의 변화하지 않았다.
이러한 경향의 원인을 확인하기 위해 그림 5에 전류 밀도 분포와 주요 접합의 상대적 위치를 나타내었다.
그림 5 상부 에피층 두께에 따른 전류 밀도 분포 및 주요 경계 위치: (a) $T_{upper}$ = 1 μm, (b) $T_{upper}$ =
2 μm
Fig. 5 Current-density distributions and key boundary positions for upper-epi thicknesses
of (a) 1 μm and (b) 2 μm
그림 5(a)와 같이 $T_{upper} = 1\text{ }\mu\text{m}$에서는 상부 에피층 하단 경계가 P-well과 드리프트 접합에 인접하므로, JFET을
통과한 전류가 짧은 저농도 영역을 지난 후 고농도 하부 드리프트 영역으로 확산된다. 따라서 저농도 영역에 의한 수직 전도 저항이 상대적으로 작게 형성된다.
반면, 그림 5(b)의 $T_{upper} = 2\text{ }\mu\text{m}$ 조건에서는 P-well과 드리프트 접합 및 주요 전류 확산 영역이 저농도 상부 에피층
내부에 포함되어 저농도 영역을 통과하는 전류 경로가 길어진다. $T_{upper}$가 2 μm에서 3 μm로 증가하더라도 주요 전류 확산 영역의 위치와
전류 경로에는 큰 변화가 없으므로 $R_{on,sp}$의 변화는 크지 않았다. 반면, 상부 에피층의 두께가 증가함에 따라 전체 드리프트 영역에서 저농도
영역이 차지하는 비율은 증가하며, 이에 따라 차단 상태에서 저농도 영역이 담당하는 전압 지지 범위가 확대되어 항복전압은 증가하였다.
모사된 중이온 입사에 따른 전계 특성과 비교하기 위해, 입사 전 $V_{DS} = 200\text{ V}$에서 P-well과 드리프트 접합 부근의
최대 전계($E_{max,P/D}$)와 $R_{on,sp}$를 표 2에 정리하였다. 모든 이중 에피 구조는 단일 에피 구조보다 낮은 입사 전 전계를 나타냈으며, $N_{upper} = 1.3 \times 10^{16}\text{
cm}^{-3}$, $T_{upper} = 2\text{ }\mu\text{m}$ 구조에서는 최대 전계가 1.25 MV/cm에서 1.13 MV/cm로
약 9.6% 감소하였다. 또한 $T_{upper}$가 1 μm에서 2 μm로 증가할 때 최대 전계는 1.24 MV/cm에서 1.13 MV/cm로 약
8.9% 감소한 반면, 2 μm에서 3 μm로 증가할 경우 1.12 MV/cm로 약 0.9%만 추가 감소하였다. 이후 해석에서는 이러한 입사 전 구조별
전계 분포가 중이온 입사 이후의 과도 전계 특성에 미치는 영향을 비교하였다.
표 2 상부 에피층 설계 조건에 따른 SiC MOSFET의 차단 상태 전계($V_{DS} = 200\text{V}$) 및 $R_{on,sp}$ 비교
Table 2 Comparison of the off-state electric field at $V_{DS} = 200\text{V}$ and $R_{on,sp}$
of the SiC MOSFETs for different upper-epi design conditions
|
구조
|
도핑 농도 [$\times 10^{16}\text{ cm}^{-3}$]
|
상부 에피층 두께 [μm]
|
$E_{max,P/D}$ [MV/cm]
|
$R_{on,sp}$ [$\text{m}\Omega\cdot\text{cm}^2$]
|
|
드리프트
|
상부 에피층
|
|
단일 에피
|
1.8
|
-
|
-
|
1.25
|
1.15
|
|
이중 에피
|
1.8
|
1.0
|
2
|
1.05
|
2.07
|
|
1.3
|
1.13
|
1.62
|
|
1.6
|
1.23
|
1.33
|
|
1.3
|
1
|
1.24
|
1.36
|
|
3
|
1.12
|
1.63
|
3. 중이온 입사 모사 조건 및 과도 전계 특성 분석
3.1 중이온 입사 위치 및 시뮬레이션 조건
그림 6은 중이온 입사 위치와 수직 입사 경로를 나타낸다. 구조에 따른 P-well과 드리프트 접합 부근의 과도 전계 변화를 비교하기 위해, 중이온의 입사
위치는 해당 고전계 영역을 통과하도록 소자 표면의 x = 1.8 μm로 설정하고, 입사 방향은 수직으로 하였다. 중이온 입사에 의해 생성된 전자-정공
쌍은 입사 경로 주변의 공간전하 및 내부 전계 분포를 변화시키므로, 본 연구에서는 입사 경로를 따라 과도 전계 분포를 추출하였다.
그림 6 중이온 입사 위치 및 수직 입사 경로
Fig. 6 Heavy-ion strike location and vertical trajectory at x = 1.8 μm
중이온 입사 모사 조건은 표 3과 같다. Linear Energy Transfer (LET)는 중이온이 물질 내를 이동하면서 단위 경로 길이당 전달하는 에너지를 나타내는 지표이며,
본 TCAD 해석에서는 이에 대응하는 생성 전하량을 pC/μm로 적용하였다. 구조별 과도 전계 재분포 특성을 동일한 조건에서 비교하기 위해 본 연구에서는
$V_{DS} = 200\text{ V}$와 $\text{LET} = 0.02\text{ pC/}\mu\text{m}$를 기준 조건으로 선정하였다.
$V_{DS}$와 LET는 급격한 열적 응답이 지배적이지 않은 범위에서 구조별 과도 전계 변화를 비교할 수 있도록 설정하였으며, 입사 반경은 5 nm로
설정하였다. 초기 격자 온도는 300 K로 설정하고, 중이온 입사 이후에는 전기-열 연성 해석을 통해 격자 온도의 과도 변화를 함께 계산하였다. 표 3의 조건은 단일 에피 구조와 상부 에피층의 도핑 농도 및 두께를 변화시킨 이중 에피 구조에 동일하게 적용하였다.
표 3 중이온 입사 시뮬레이션 조건
Table 3 Simulated heavy-ion strike conditions used in the TCAD simulation
|
변수
|
값
|
|
게이트-소스 전압, $V_{GS}$ [V]
|
0
|
|
드레인-소스 전압, $V_{DS}$ [V]
|
200
|
|
LET [pC/μm]
|
0.02
|
|
수평 입사 위치, x [μm]
|
1.8
|
|
입사 방향
|
수직
|
|
입사 반경 [nm]
|
5
|
|
초기 격자 온도 [K]
|
300
|
3.2 모사된 중이온 입사에 따른 과도 전계 특성
중이온 입사 모사 시점을 t = 0 ps로 정의하였다. 시간에 따른 전계 변화를 확인한 결과, 소자 내 최대 전계는 입사 시점에서 나타났다. 그림 7과 그림 8은 동일한 시점에서 입사 경로를 따라 추출한 전계 분포를 나타낸다.
그림 7 상부 에피층 도핑 농도에 따른 단일 에피 및 이중 에피 구조의 중이온 입 사 경로 전계 분포 (t = 0 ps)
Fig. 7 Electric-field distributions along the heavy-ion strike path in the single-epi
and double-epi structures with different upper-epi doping concentrations at the simulated
heavy-ion strike instant (t = 0 ps)
그림 7과 같이 모든 구조에서 P-well과 드리프트 접합 및 드리프트층과 기판 접합에서 국부적인 전계 집중이 나타났다. 이 중 P-well과 드리프트 접합
부근의 최대 전계는 $N_{upper}$가 감소함에 따라 낮아졌으며, 저농도 이중 에피 구조에서는 도핑 농도 감소에 의해 전계가 드리프트 영역에 보다
넓게 분포하였다. 특히 $N_{upper} = 1.3 \times 10^{16}\text{ cm}^{-3}$ 구조는 단일 에피 구조보다 P-well과
드리프트 접합 부근의 최대 전계가 약 6.2% 감소하였다.
상부 에피층 두께에 따른 과도 전계 특성을 비교하기 위해 $N_{upper} = 1.3 \times 10^{16}\text{ cm}^{-3}$로 고정한
상태에서 $T_{upper}$를 1, 2 및 3 μm로 변화시켰다. 표 3과 동일한 조건으로 중이온 입사를 모사하였다.
그림 8 상부 에피층 두께에 따른 단일 에피 및 이중 에피 구조의 중이온 입사 경 로 전계 분포 (t = 0 ps)
Fig. 8 Electric-field distributions along the heavy-ion strike path in the single-epi
and double-epi structures with different upper-epi thicknesses at the simulated heavy-ion
strike instant (t = 0 ps)
그림 8에서 $T_{upper}$가 증가함에 따라 P-well과 드리프트 접합 부근의 전계 피크가 감소하였다. $T_{upper} = 1\text{ }\mu\text{m}$에서는
저농도 영역의 전압 지지 범위가 제한되었으나, 2 μm와 3 μm 조건에서는 P-well과 드리프트 접합 및 주요 전계 분포 영역이 저농도 상부 에피층
내부에 포함되어 전계 집중이 완화되었다. 다만 2 μm와 3 μm 조건 간 전계 분포의 차이는 크지 않았다.
이 결과는 중이온 입사 이전에 형성된 구조별 전계 분산 경향이 입사 직후에도 유지됨을 보여준다. 저농도 이중 에피 구조의 효과는 중이온에 의해 생성되는
전하량 자체를 감소시키는 것이 아니라, 입사 이전의 전계 분포를 변화시켜 P-well과 드리프트 접합의 국부적인 전계 집중을 완화하는 데 있다.
4. 결 론
본 연구에서는 650 V급 planar SiC MOSFET의 P-well 하부에 저농도 상부 에피층을 적용하고, 도핑 농도와 두께에 따른 정적 특성
및 중이온 입사 모사 시 과도 전계 특성을 분석하였다. 상부 에피층의 도핑 농도가 증가하면 $R_{on,sp}$와 항복전압이 감소하였으며, $T_{upper}$가
2 μm에서 3 μm로 증가할 때 $R_{on,sp}$의 변화는 크지 않았다. 모사된 중이온 입사에 따른 과도 응답에서도 상부 에피층의 도핑 농도가
감소하거나 두께가 증가함에 따라 P-well과 드리프트 접합 부근의 전계 피크가 감소하고 전계가 드리프트 영역으로 분산되었으며, $N_{upper}
= 1.3 \times 10^{16}\text{ cm}^{-3}$, $T_{upper} = 2\text{ }\mu\text{m}$ 구조는 단일 에피
구조보다 해당 접합의 최대 전계를 약 6.2% 감소시켰다. 이 결과는 저농도 이중 에피 구조가 전도 손실과 항복전압의 상충관계를 고려하면서 중이온
입사 시 P-well과 드리프트 접합의 국부 전계 집중을 완화하는 데 유효함을 보여준다.
Acknowledgements
This work was supported by the “Contract-Based Graduate Enrollment Quotas Program”
of the Korea Industrial Technology Association (KOITA), funded by the Ministry of
Science and ICT (MSIT), and by the Regional Growth Talent Development System (ANCHOR)
program through the Institute for Regional Growth Talent Development System in Busan
Metropolitan City, funded by the Ministry of Education (MOE) and the Busan Metropolitan
City, Republic of Korea (2026-ANCHOR-02-004-2-4-4-16), and by the IITP (Institute
of Information & Communications Technology Planning & Evaluation)-ITRC (Information
Technology Research Center) grant funded by the Korea government (Ministry of Science
and ICT) (IITP-2026-RS-2024-00438288). The EDA tool was supported by the IC Design
Education Center (IDEC), Korea.
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저자소개
2025-Present: M.S. degree candidate, Pusan National University
2019-2025: B.S. degree, Inje University
E-mail : gjdo@pusan.ac.kr
2025-Present: Ph.D. degree candidate, Pusan National University
2023-2025: M.S. degree, Kumoh National Institute of Technology
2017-2023: B.S. degree, Kumoh National Institute of Technology
E-mail : syk@pusan.ac.kr
2026-Present: Ph.D. degree candidate, Pusan National University
2024-2026: M.S. degree, Kumoh National Institute of Technology
2018-2024: B.S. degree, Kumoh National Institute of Technology
E-mail : jtkim99@pusan.ac.kr
2025-Present: Ph.D. degree candidate, Pusan National University
2023-2025: M.S. degree, Kumoh National Institute of Technology
2019-2023: B.S. degree, Kumoh National Institute of Technology
E-mail : gyuhyeok.kang@pusan.ac.kr
2025-Present: M.S. degree candidate, Pusan National University
2018-2024: B.S. degree, Kookmin University
E-mail : swy7554@pusan.ac.kr
2025-Present: Associate Professor, Pusan National University
2024-2025: Assistant Professor, Pusan National University
2020-2024: Assistant Professor, Kumoh National Institute of Technology
2014-2020: Senior Researcher, Korea Electrotechnology Research Institute
2013-2014: Postdoctoral Research Associate, University of Illinois at Urbana-Champaign
2008-2013: M.S. and Ph.D. degrees, Seoul National University
2004-2008: B.S. degree, Kookmin University
E-mail : ogseok@pusan.ac.kr