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  1. (School of Electronic and Display Engineering, Hoseo University, Asan, Chungnam, Korea)



Memory test, Parallel test, Network-On-Chip, March test, Test packet

1. 서론

수백 개의 세부 공정을 거쳐 생산된 반도체 웨이퍼는 웨이퍼 테스트 과정을 거치게 된다. 웨이퍼 테스트는 저온과 고온에서 모두 이루어지며, 푸루브 스테이션(probe station), 푸루브 카드(probe card), 그리고 테스트 장치(Automatic Test Equipment: ATE)가 테스트를 위해서 사용된다. 양품 웨이퍼는 다시 조립 과정을 거쳐 패키지 형태로 제작되는데 여기서 조립은 웨이퍼 절단(sawing), 본딩(bonding), 몰딩(molding), 그리고 마킹(marking) 등으로 구분된다. 제작된 패키지는 다시 테스트 과정을 거쳐서 최종 양품으로 판별된 것만 판매되거나 모듈 또는 보드로 제작된다. 그림. 1에서 볼 수 있듯이 패키지 테스트 시스템은 반도체를 차례로 테스트 되도록 소켓에 적재하고, 그 결과에 따라 양품과 등급품 등을 선별하는 핸들러(handler), 핸들러와 테스트되는 반도체(DUT) 사이를 기계적으로 연결하고 ATE와 DUT 사이를 전기적으로 연결하는 인터페이스 보드, 그리고 ATE로 구성된다. 인터페이스 보드는 반도체 패키지 구조나 특성에 따라서 다양한 형태로 제작되며, 특히 최근에는 ATE에서 전송된 저속의 테스트 신호를 활용하여 DUT를 고속으로 테스트하거나 여러 테스트 알고리즘을 자동적으로 생성하여 테스트 효율성을 높일 수 있는 테스트 알고리즘 생성기(Algorithmic Pattern Generator: ALPG)를 탑재한 외장형 자체 테스트(Built-Out Self Test: BOST) 기능을 수행하기도 한다[1].

그림. 1. 반도체 패키지 테스트 시스템

Fig. 1. Semiconductor package test system

../../Resources/kiee/KIEE.2019.68.2.364/fig1.png

보편적으로 메모리와 같이 대량 생산되는 반도체는 전수검사를 하기 때문에 불량을 검출하는 테스트 시간의 감소가 전체 생산 비용을 줄이는데 중요한 역할을 하고 있다. 따라서 패키지 단계의 테스트는 대량의 멀티사이트(multi-site) 테스트를 하게 되는데 멀티사이트 테스트란 하나의 ATE에서 동시에 복수 개의 디바이스를 테스트함으로써 전체 테스트 비용을 감소하는 기술을 가리킨다. 예를 들어 현재 시판 중인 고속 메모리 테스터[2]의 경우 DDR3 기준으로 1,024개의 메모리를 동시 테스트 가능하며 ATE의 동작 속도는 2.4Gbps에 달한다. 현행 시판 중인 반도체 패키지 테스터는 동시에 테스트할 수 있는 디바이스의 수를 늘리기 위해서 ATE와 DUT 사이에 위치한 인터페이스 보드에 관련 기능을 구현한 BOST 구조를 많이 활용한다[3]. 그림. 2에서 BOST 기능의 인터페이스 보드를 활용한 병렬 테스트 구조를 간략히 나타내었다. ATE 또는 ATE에서 전송된 신호를 기반으로 패턴을 생성하는 ALPG는 테스트 소스(source)가 되어 DUT에 테스트 패턴을 인가한다. 이 때 동시에 여러 개의 DUT에 패턴을 인가하기 위한 데이터 연결 구조, 즉 인터컨넥트 구조를 사용하는데 지금까지는 보통 버스(bus) 구조를 활용하였다. 버스 구조는 설계가 용이하고 전송 지연시간이 짧은 장점이 있으나 버스에 연결될 수 있는 모듈의 수가 제한적이고 연결된 모듈의 수의 비례하여 버스 사용 우선순위 결정 등 버스 제어기의 동작이 복잡해진다. 그리고 버스 내 데이터 충돌(collision)로 인한 데이터 손실 역시 고려되어야 한다. DUT에서 출력되는 테스트 결과 역시 인터컨넥트 구조를 통하여 ATE로 피드백되며 무고장 정상값과 비교한 결과만을 전송할 때는 비교기(comparator)를 사용하기도 한다. 상기와 같은 이유로 버스 구조를 기반으로 테스트 병렬성(parallelism)을 획기적으로 향상시키는 것은 매우 어렵다. 이에 본 논문에서는 고밀도 SOC 설계에서 IP 인터컨넥트 구조로 제안된 네트워크온칩(Network-On-Chip: NOC)을 인터페이스 보드에 도입하여 테스트 데이터 병목 현상을 없애고 동시 테스트 가능한 반도체 패키지 수 제한 문제를 해결하고자 한다.

그림. 2. 병렬 테스트를 위한 테스트 인터페이스 보드

Fig. 2. Test interface B/D for parallel testing

../../Resources/kiee/KIEE.2019.68.2.364/fig2.png

2. NOC 인터컨넥트 기반 병렬 테스트

근래 발표된 반도체 테스트 병렬성을 높이기 위한 연구로는 ATE가 메모리 테스트용 데이터를 명령어 형태로 압축하여 전송하고, 이를 디코딩하는 로직(BOST)를 통하여 동시에 여러 개의 DUT를 동시 테스트하는 방식이 있다[4]. 상기 방식은 테스트 데이터 전송 구조가 트리(tree)형 구조이며 BOST와 DUT는 직접 연결되므로 동시에 테스트 가능한 DUT의 수는 BOST의 외부입출력 핀 수와 비례한다. 따라서 하나의 ATE가 동시에 처리할 수 있는 DUT는 수십여 개 수준으로 추정된다. 삼상(tri-state) 디코더와 3V-레벨 인코더로 구성된 BOST를 이용한 멀티사이트 테스트 기술 또한 발표되었다[5]. 삼상 디코더는 기존 전통적인 반도체 테스트 방법에서 많이 사용하는 테스트 데이터 압축 기법[6]에 추가적인 데이터 압축 효과를 제공하고 테스트 핀 수를 절감하는데 사용되며, 3V-레벨 인코더는 테스트 결과 데이터를 압축하여 핀 수를 절감하는데 사용된다. DUT별 테스트에 필요한 핀 수와 테스트 데이터 양을 줄여 테스트 효율성을 증가시킬 수 있지만 테스트 인터페이스 구조는 기존과 동일하므로 개선 효과는 한정적이다. Kim et al.[7]는 웨이퍼 수준에서 여러 DUT(다이)를 동시에 테스트하는 방식을 제안하였는데 전체 다이 중 중심이 되는 다이 몇 개를 선정하고 이를 중심으로 테스트 데이터를 전파하고 결과를 취합해서 ATE로 보내는 구조이다. 하지만 패키징된 반도체 테스트에는 사용이 어렵고 웨이퍼 푸루버(prober)의 테스트 속도에 의존적인 문제가 있다. 그리고 로드 보드와 ATE 사이에 FPGA 형태의 인터페이스 카드 여러 개를 장착하여 고속의 DUT 테스트를 수행하는 형태로 테스트 병렬성을 높이는 방식[8]도 발표되었다. 제안한 방식의 핵심은 낮은 주파수로 동작하는 ATE를 이용하여 높은 주파수의 메모리 테스트를 가능하게 하는 것이지만 동시에 테스트하는 DUT의 수가 증가하면 여기에 비례하여 인터페이스 카드를 늘려야하므로 하드웨어 비용에 대한 부담이 있다. 또한 스타(STAR) 구조를 기반으로 병렬 테스트 인터페이스 형태를 구성한 방식[9]에서는 ATE가 허브가 되어 여러 DUT의 테스트 신호를 동시에 전파하고 DUT의 테스트 결과를 순차적으로 받는다. 상기 방식의 최대 장점은 DUT의 각 테스트 채널이 분리되므로 일부 DUT의 오류가 전체 DUT 테스트에 영향을 주지 않는다는 것이다. 또한 IEEE 1149.1[10] 및 1500[11]과 같은 테스트 표준안과 쉽게 접목되기 때문에 테스트 비용 절감에 유리하다. 그러나 역시 버스 구조를 기반으로 하기 때문에 동시에 연결 가능한 DUT의 수가 적고 테스트용 입출력 핀 수가 많이 필요한 메모리 반도체용으로는 적합하지 않다.

NOC는 고밀도 구조에 적합한 마이크로네트워크 연결 형태를 가지는 데이터 인터컨넥트 구조이다[12]. 그림. 3과 같이 NOC는 라우터(Router)와 인터컨넥트 채널(Interconnect Channel), 그리고 네트워크연결부(NI: Network Interface)로 구성된다. 먼저 라우터는 채널과 채널을 연결해주며 입력된 데이터의 목적지에 따라 어느 출력 포트로 데이터를 내보낼 것인지를 라우팅 알고리즘에 따라 결정한다. 인터컨넥트 채널은 물리적인 데이터 연결 통로이며 NI는 내장 IP와 라우터를 연결해준다. 또한 구성 방법에 따라 다양한 형태의 NOC 구조가 만들어지는데 일반적으로 네트워크 토폴로지, 프로토콜, 라우터의 구조 및 동작 방법 등을 기준으로 분류된다. 참고로 ATE와 인터페이스 보드를 이용한 테스트 모드에서 그림. 3의 IP는 DUT에 해당한다.

그림. 3. NOC 구성 요소와 토폴로지

Fig. 3. NOC components and topology

../../Resources/kiee/KIEE.2019.68.2.364/fig3.png

상기와 같은 NOC 특성상 하나의 인터페이스 보드에 연결 가능한 DUT의 수는 이론적으로 제한이 없다. 보통 NOC는 기존 버스 인터컨넥트와 같이 FPGA나 전용 ASIC을 사용하여 구현하기 때문에 NOC를 구현한 하드웨어에서 제공하는 외부 입출력 핀 수와 최대 전류량과 같은 전기적인 특성이 DUT 수를 결정한다. 그림. 4와 같이 테스트 패턴을 생성하는 테스트 소스와 테스트 결과를 분석하고 저장하는 테스트 싱크(sink)는 NOC에 연결되는 모듈이 된다. 테스트 소스는 ATE, ALPG 및 마이크로프로세서 등이 되며 생성된 데이터는 NOC 내 라우터를 거쳐 목표 DUT에 전달된다. 해당 DUT의 테스트 결과는 다시 라우터를 거쳐 테스트 싱크로 전달되는데 주로 ATE가 활용되며 인터페이스 보드 내 별도 결과 분석기(response analyzer)를 설치하고 사용할 수 있다. 하나의 NOC 내 테스트 소스는 여러 개일 수 있지만 싱크는 고장 분석 및 진단, 그리고 수리를 위하여 단일화하는 것이 유리하다. NOC는 NI와 라우터의 버퍼링 효과를 이용하여 연결된 모듈 간 동작 속도 차이를 보상할 수 있기 때문에 ATE, NOC 인터컨넥트, 그리고 DUT 간 속도 설정이 자유롭다. 따라서 저속의 ATE를 이용한 실속도 테스트(at-speed test)도 정밀한 클럭 제어와 동기화 회로 없이 쉽게 구현할 수 있다.

그림. 4. NOC 기반 테스트 인터페이스 구조

Fig. 4. NOC-based test interface structure

../../Resources/kiee/KIEE.2019.68.2.364/fig4.png

본 논문에서는 NOC 인터컨넥트를 기반으로 메모리 반도체의 병렬 테스트 방법을 소개한다. 메모리 테스트 알고리즘으로는 가장 널리 사용되는 마치(march) 알고리즘을 사용하였으며 NOC 전송을 위해서 필요한 테스트 데이터의 패킷화(packetization) 방법과 테스트 적용(test application) 과정을 통해 그 효용성을 확인할 수 있다.

3. NOC를 활용한 마치 테스트 기반 메모리 병렬 테스트

마치 테스트는 메모리 전 영역을 행진하듯이 주소 순서에 따라 오름차순이나 내림차순으로 차례대로 읽기와 쓰기 테스트하는 것을 의미하며 현재 가장 널리 사용되는 메모리 테스트 알고리즘이다[13]. 각 마치 테스트는 마치 요소(march element, M이라고 표기)들의 조합으로 구성되며 마치 요소는 일련의 주소 순서대로 움직이면서 각 메모리 셀에 읽고 쓰는 동작에 따라 구분된다. 마치 테스트에서 사용되는 기호들의 정의와 각 동작에 대한 세부 설명을 나타내면 다음과 같다.

■ ↑: 메모리 주소를 하위에서 상위 방향으로 움직임(오름차순)

■ ↓: 메모리 주소를 상위에서 하위 방향으로 움직임(내림차순)

■ ↕: 메모리 주소를 오름차순 또는 내림차순으로 움직임

■ r: 메모리 읽기 동작

· r0: 메모리 셀에 저장된 논리값이 0으로 예상하고 읽는 동작

· r1: 메모리 셀에 저장된 논리값이 1으로 예상하고 읽는 동작

■ w: 메모리 쓰기 동작

· w0: 메모리 셀에 논리값 0을 쓰는 동작

· w1: 메모리 셀에 논리값 1을 쓰는 동작

예를 들어 마치 테스트 알고리즘 중 하나인 MATS++ 알고리즘은 총 3개의 마치 요소로 구성되어 있다.

■ {M0, M1, M2} = {↕(w0); ↑(r0, w1); ↓(r1, w0, r0)}

참고로 MATS++는 오름 또는 내림차순으로 메모리 주소를 이동하며 모든 셀에 0을 쓴 이후에 오름차순으로 셀 값을 읽어서 0임을 확인하고 읽은 셀에 1을 쓰는 동작을 한다. 최대 주소에 도달하면 다시 주소를 하나씩 내리면서 셀 값이 1임을 확인하고 0을 쓰고 다시 읽는 동작을 수행하게 된다. 예상되는 값과 실제 읽은 값이 다르면 고장이 발생하였음을 인지하게 되고 고장의 종류는 고착고장, 비연관 천이 고장, 일부 어드레스 디코더 및 결합고장 등이다.

본 논문에서 사용하는 NOC는 그림. 4와 같이 일반적인 2차원 메쉬(mesh)를 기본 토폴로지로 하고 XY 라우팅, 웜홀(worm- hole) 스위칭, 그리고 credit 기반의 흐름 제어(flow control)을 사용한다고 가정한다. 또한 모든 라우터에는 입력 포트에 플릿(flit) 버퍼가 있고 플릿 하나의 크기는 채널 폭과 동일하다. NOC에 연결된 테스트 소스, 싱크, 그리고 DUT들은 헤더(header)와 페이로드(payload), 그리고 트레일러(trailer)로 구성되는 테스트 패킷을 통해 데이터를 주고받는다. 첫 번째로 DUT로 테스트 패턴을 전송하는 프로세스이다. 표 1은 테스트 패턴 패킷의 구조를 보여준다.

표 1. 마치 테스트를 위한 테스트 패턴 패킷의 구조

Table 1. Test pattern packet for March test

Info. Type

Name

Contents

Size(bit)

Header

Data Type

Test Pattern

1

Comm. Type

Unicast or Multicast

1

Dest. Address

X-Address

4

Dest. Address

Y-Address

4

-

-

TBD

Payload

Addr. Direction

↕, $\uparrow$, $\downarrow$

2

# of R/W

TBD

R/W mode (1)

w0, w1, r0, r1

2

$\cdots $

$\cdots $

$\cdots $

R/W mode (1)

w0, w1, r0, r1

2

Trailer

-

-

TBD

헤더는 입력 테스트 패턴과 테스트 응답을 구분하는 데이터 형, 패킷 전송 방식(유니캐스트, 멀티캐스트), 목적지 주소 등으로 구성된다. 패킷 전송방식 중 유니캐스트(unicast) 방식은 그림. 5와 같이 DUT별 패턴을 각각 전송하는 방식으로 테스트 알고리즘이 상이한 DUT들을 동시 테스트할 때 사용하는 방식이다. 그림. 6과 같은 멀티캐스트(multicast) 방식은 NOC에 연결된 모든 DUT에게 동일한 테스트 패턴을 인가할 때 쓰는 방식이며 NOC 내 패킷 트래픽을 줄이고 루프(loop)나 데드락(deadlock)를 제거하기 위하여 XY routing 같은 라우팅 기법을 사용한다. 목적지 주소는 목적 DUT의 좌표이며 표 1은 16(4비트)*16(4비트) 크기의 NOC를 가정하였다. 페이로드에는 테스트 벡터값이 실리는데 이진값 배열을 직접 쓸 수도 있지만 마치 패턴과 같이 일정 형식으로 표기되는 경우 표 1과 같이 코드화하면 모든 마치 알고리즘 생성 벡터를 전송할 수 있다. MATS++의 경우를 예로 들어 페이로드를 구성하면 표 2와 같다. 페이로드의 이진값 크기는 마치 요소 중 가장 긴 값에 따라 결정되는데 표 2의 MATS++의 경우 어드레스 방향(address direction)이 2비트, R/W 크기 2비트, R/W 모드 2비트*3 총 10비트가 된다. 마지막으로 트레일러에는 전송 오류를 확인하기 위한 CRC와 같은 값이 포함되는데 NOC의 경우 단일 칩 내에서 구현되기 때문에 그 중요도는 높지 않다.

그림. 5. 테스트 패킷 전송 방식: 유니캐스트 모드

Fig. 5. Test packet transmission: Unicast mode

../../Resources/kiee/KIEE.2019.68.2.364/fig5.png

그림. 6. 테스트 패킷 전송 방식: 멀티캐스트 모드

Fig. 6. Test packet transmission: Multicast mode

../../Resources/kiee/KIEE.2019.68.2.364/fig6.png

표 2. MATS++ 마치 요소의 페이로드 구성

Table 2. MATS++ March element payload

Payload Name

M0

M1

M2

Addr. direction

$\uparrow$

$\downarrow$

# of R/W

1

2

3

R/W mode (1)

w0

r0

r1

R/W mode (2)

-

w1

w0

R/W mode (3)

-

-

r0

표 3은 마치 패턴에 대한 DUT의 테스트 결과를 응답(response) 패킷 형태로 구성한 것이다. 테스트 응답 패킷 역시 헤더와 페이로드, 그리고 트레일러로 구성되며 헤더의 경우 테스트 응답 패킷을 가리키는 데이터 형, 테스트 싱크의 주소, 그리고 패킷 내 테스트 결과의 수를 나타내는 정보가 들어있다. 즉 하나의 응답 패킷에는 여러 DUT의 테스트 결과가 누적되어 전송될 수 있는데 그 이유는 그림. 7과 같다. 여러 목적지로 분산되는 테스트 패턴 패킷과 달리 응답 패킷은 동일 목적지(테스트 싱크)로 전송된다. 따라서 네트워크 로드가 크게 증가되어 병목 현상이 발생할 수 있다. 이를 해결하기 위해서 응답 패킷 전송 경로 상에 있는 라우터 내에서 각 패킷 내 테스트 결과를 누적한 새로운 응답 패킷을 생성하고 이를 포워딩한다. 또한 NOC의 크기가 크고 연결된 DUT의 수가 많을 경우 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷은 별도 동작 없이 이웃 라우터로 전송한다. 참고로 테스트 응답 패킷 내 페이로드 정보는 표 3과 같이 DUT의 주소와 해당 DUT의 테스트 결과로 구성되며 테스트 결과 정보는 사용자가 임의 결정할 수 있다.

표 3. 마치 테스트를 위한 테스트 응답 패킷의 구조

Table 3. Test response packet for March test

Info. Type

Name

Contents

Size(bit)

Header

Data Type

Test Result

1

Dest. Address

X-Address

4

Dest. Address

Y-Address

4

# of Result

-

TBD

Payload

Src. Address

X-Address

4

Src. Address

Y-Address

4

Test Result

Pass/Fail

1

$\cdots $

TBD

$\cdots $

$\cdots $

TBD

Trailer

-

-

TBD

그림. 7. 테스트 응답 패킷 전송 방식

Fig. 7. Test response packet transmission

../../Resources/kiee/KIEE.2019.68.2.364/fig7.png

4. 실험 및 결과

3장의 구조를 바탕으로 복수의 128Kb(16K*8) 메모리를 MATS++ 알고리즘을 이용하여 동시 테스트하는 시뮬레이션을 수행하였다. 실험에 사용된 NOC는 4*4 크기의 Mesh형으로 64비트 채널 폭을 가지며, 라우터와 NI의 동작은 Simple Parameterizable Network-on-Chip[14]을 기반으로 한다. 그리고 테스트 데이터 패킷은 메모리 주소와 명령어(read, write), 메모리 데이터로 구성되며 플릿의 크기는 1로 하였다. 표 4에서 NOC에 연결된 DUT(메모리)의 수를 1개에서 8개까지 변화시키면서 측정한 테스트 시간을 제시하였다. 테스트 시간은 NOC의 동작속도를 500MHz로 가정하였을 때 테스트 소스에서 생성된 테스트 패킷이 DUT에서 마치 테스트를 수행하고, 그 결과가 다시 싱크로 전달되기까지 소요되는 시간을 의미한다. 이 때 편의상 마치 테스트 수행 시간은 1클럭으로 가정하였다. 실험 결과 DUT의 수가 1개일 때 패킷 1개가 테스트 소스부터 싱크까지 라우팅하는 시간은 약 226ns(113클럭)이며 패킷 간 간격은 평균 38ns(19클럭)로 측정되었다. 표 4의 결과를 보면 DUT의 수가 2개일 때는 단일 DUT를 2번 테스트하는 시간과 비슷하여 NOC의 병렬 테스트 효과가 없는 것으로 나타났다. 이는 라우팅 경로가 유사할 경우 발생하는 패킷 전달(forwarding) 병목 현상으로 인하여 테스트 병렬성이 줄어들기 때문이다. 그러나 DUT의 수가 늘어날수록 병목현상에도 불구하고 테스트 시간은 단일 DUT의 순차적인 테스트 시간보다 유리해진다. 특히 전체 16개의 NOC 노드 중 절반을 DUT로 채운 8개 모드에서 테스트 시간 감소율이 가장 큰 것으로 나타났다. 이는 DUT가 늘어나면서 자연스럽게 테스트 패킷이 시공간적으로 분산되어 개별 DUT의 테스트 시간이 조금씩 줄어들기 때문이다.

표 4. 시뮬레이션 결과

Table 4. Simulation results

DUT 수(개)

소요시간(ms)

1

2.02

2

4.03

3

5.66

4

7.30

5

8.54

6

11.71

7

12.96

8

14.59

5. 결 론

본 연구에서는 NOC 인터컨넥트 구조를 사용하여 반도체 패키지 테스트 단계에서 동시에 테스트되는 반도체 소자(DUT)의 수를 대폭 늘리는 방법을 소개하였다. NOC는 ATE와 DUT 사이에 있는 인터페이스 보드 내 FPGA나 전용 ASIC을 사용하여 구현할 수 있고 NOC에 연결 가능한 DUT의 수는 NOC를 구현한 하드웨어에서 제공하는 외부 입출력 핀 수와 최대 전류량과 같은 전기적인 특성에 따라 결정된다. 패킷화된 테스트 데이터는 병목이나 데드락 없이 DUT에 전송 가능하며 테스트 결과 역시 제안한 응답 패킷 생성 기법을 사용하면 충돌 현상없이 ATE까지 전달 가능하다. 이와 같이 제안된 NOC기반 테스트 방법은 패킷형 데이터 전송을 통해 테스트 병렬성은 물론 채널 사용의 효율을 증가시킬 수 있다. 또한, 메모리 반도체와 같이 동일한 DUT를 동시에 테스트하는 경우 테스트 데이터를 공유할 수 있는 멀티캐스트 기법을 사용하여 그 효과를 배가할 수 있다. 이 외에도 테스트 클락과 같은 동기 신호가 필요 없기 때문에 저속 ATE를 사용하여 at-speed 테스트를 쉽게 구현할 수 있으며, 기존의 SerDes방법과 같이 직렬 데이터 전송, 클럭 복원과 채널 B/W매칭 등 복잡한 프로세스 없이 테스트 데이터를 쉽게 주고받을 수 있다. 제안하는 방식은 대량 생산되는 메모리 반도체나 고밀도 적층 메모리[15]의 생산 가격을 크게 줄일 수 있는 방법으로 국내 반도체 장비 산업의 경쟁력 제고에 일조할 것으로 기대된다.

감사의 글

This research was supported by the MOTIE(Ministry of Trade, Industry & Energy(project number G3-37) and KSRC(Korea Semiconductor Research Consortium) support program for the development of the future semiconductor device.

References

1 
Online article , 2016, HEAT(Hardware Enabled Algorithmic Tester) for 2.5D HBM SolutionGoogle Search
2 
IT & T , Model: T5588, http://www.it-t.co.kr/Google Search
3 
TSE Corp. , , http://tse21.com/_kor/designer/skin/sub_ 02/02_02.asp
4 
Seo S., Cho G., Lee Y., Choi I., Kang S., 2017, Test parallelism improvement and pin reduction method for next generation memory testing using instruction- based BOST, Proc. of Korea Test Conf.(KTC)Google Search
5 
Seo S., Lim H., Kang S., Kang S., 2017, Off-Chip Test Architecture for Improving Multi-Site Testing Efficiency using Tri-State Decoder and 3V-Level Encoder, Proc. of Intl. Symp. on Quality Elec. Design(ISQED)DOI
6 
Chen J. Z., Lee K. J., 2017, Test Stimulus Compression Based on Broadcast Scan With One Single Input, IEEE Trans. on Computer-Aided Design Of Integr. Cir. and Syst., Vol. 36, No. 1, pp. 184-197DOI
7 
Kim H., Lee Y., Kang S., 2015, A Novel Massively Parallel Testing Method Using Multi-Root for High Reliability, IEEE Trans. on RELIABILITY, Vol. 64, No. 1, pp. 486-496DOI
8 
Keezer D. C., Chen T. H., Moon T., Stonecypher D. T., Chatterjee A., Choi H. W., Kim S. Y., Yoo H., 2015, An FPGA-based ATE Extension Module for Low-Cost Multi-GHz Memory Test, Proc. of IEEE Euro. Test Symp.(ETS)DOI
9 
Han D., Lee Y., Kang S., 2014, A New Multi-site Test for System-on-Chip Using Multi-site Star Test Architecture, ETRI Journal, Vol. 36, No. 2, pp. 293-300DOI
10 
IEEE Std 1149.1-2013, https://standards.ieee.orgGoogle Search
11 
IEEE Std 1500-2005, http://standards.ieee.orgGoogle Search
12 
Bjerregaard T., Mahadevan S., 2006, A survey of research and practices of Network-on-chip, ACM Computing Surveys, Vol. 38, No. , pp. 1-51DOI
13 
Bernardi P., Grosso M., Reorda M. S., Zhang Y., 2010, A Programmable BIST for DRAM testing and diagnosis, Proc. of Intl. Test Conf., Vol. 15, No. 3, pp. 1-10DOI
14 
Simple Parameterizable Network-on-Chip, https://github.com/gtarawneh/simpnocGoogle Search
15 
Jun H., Nam S., Jin H., Lee J. C., Park Y. J., Lee J. J., 2017, High-Bandwidth Memory(HBM) Test Challenges and Solutions, IEEE Design & Test, Vol. 34, No. 1, pp. 16-25DOI

저자소개

홍 찬 의 (Chaneui Hong)
../../Resources/kiee/KIEE.2019.68.2.364/au1.png

2018년 2월: 호서대학교 전자공학과(공학사)

2018년 3월~현재: 호서대학교 전자디스플레이공학부 석사과정

안 진 호 (Jin-Ho Ahn)
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1995년 2월: 연세대학교 전기공학과(공학사)

1997년 2월: 연세대학교 전기공학과(공학석사)

2002년 8월: 엘지전자 DTV연구소 연구원

2006년 8월: 연세대학교 전기전자공학과(공학박사)

2007년 3월~현재 : 호서대학교 전자디스플레이공학부 교수

관심분야 : SOC 설계 및 응용, 테스트