2.1 전원분배망 등가회로 모델과 디커플링 커패시터의 필요성

전원분배망이란 회로 시스템에 안정적인 전원 공급을 위한 전원망이다^[9]. 전원 분배망은 전압 레귤레이터 모듈(VRM), PCB 비아(Via), 선로(Trace), PCB 보드의 평면(Plane), 디커플링 커패시터, IC 패키지(Package) 등으로 구성된다^[10]. 전원 분배망의 구성요소를 기생성분을 포함하여 등가 회로 모델로 나타내면 Fig. 1과 같다. 선로의 기생 성분은 매우 작다고 가정하여 본 논문에서는 고려하지 않는다.

Fig. 1. Equivalent model circuit of power distribution network

전원 분배망 설계는 목표 주파수대역에서 IC의 공급전압을 안정적으로 유지하도록 해야 한다. 일반적으로 IC의 공급전압이 5% 이내로 허용 오차 범위를 유지하도록 전원 분배망을 설계한다. 전원 분배망의 전원 선로와 회로 소자의 커패시턴스와 인덕턴스로 인해 링잉(Ringing)이 발생한다. 링잉은 전원 분배망에서 커패시턴스와 인덕턴스의 에너지 전달 과정에서 발생하는 현상이다. 링잉 현상으로 인해 전원 분배망에서 전원 전압 변동이 생긴다. 전원 전압 변동은 IC의 정상 동작에 영향을 주고 전자기간섭(EMI)을 유발한다^[6]. 이러한 문제를 해결하기 위해 Fig. 2와 같이 IC의 전원 가까이에 디커플링 커패시터를 배치한다. 디커플링 커패시터의 주요 역할은 특정 주파수대역에서 낮은 임피던스 경로를 제공하여 링잉 노이즈를 저감 하는 것이다.

Fig. 2. Decoupling capacitor effect on power distribution network

2.2 전원분배망의 임피던스 프로파일과 목표임피던스 설정

전원분배망의 임피던스 프로파일(Impedance profile)은 IC를 기준으로 전원분배망의 임피던스 값을 주파수 영역에 나타낸 것이다. Fig. 3과 같이 전원 분배망의 등가 임피던스를 구할 수 있다. Fig. 4는 특정 주파수의 전원 분배망에 전류가 흐를 때 1kHz에서 1GHz까지 전원분배망의 임피던스 프로파일을 나타낸다. 일반적으로 PCB 상에서 디커플링 커패시터을 사용하는 주파수 영역은 100kHz에서 100MHz이다.

목표 임피던스(Target Impedance)는 전원 분배망 설계에서 노이즈를 최소화하는 기준이 되는 임피던스 값을 의미한다. Fig. 4와 같이 임피던스 프로파일에서 전원분배망의 임피던스 값은 목표 임피던스 이내의 값을유지하도록 해야 VRM에서 IC로 전원 전류 공급이 원활하며 전원 전압 변동이 작다. 특정 주파수에서 목표 임피던스를 초과하게 되면 링잉 현상이 전원분배망에서 발생한다. 특정 IC의 전원 분배망의 목표 임피던스는 IC의 공급전압 및 최대전류와 허용 리플값을 바탕으로 구할 수 있다. 식(1)은 특정 주파수에서 전류 $I(f)$와 전원분배망의 임피던스 $Z_{PDN}$의 곱으로 전원 분배망의 전압 변동 값 $\triangle V(f)$을 구할 수 있고, 이때 전압 변동 값은 IC의 허용 가능한 전압 리플보다 작아야 한다는 것을 의미한다. $V_{dd}$는 IC의 공급전압, $k_{ripple}$는 IC 공급 전압의 허용 리플 계수를 나타낸다. 식(1)을 이용하여 식(2)과 같이 목표 임피던스 $Z_{t\arg et}$를 정할 수 있다. 전원분배망의 전류 $I(f)$값을 특정한 값으로 정하기 어렵기 때문에 식(3)과 같이 IC의 최대 소모 전류의 절반 값으로 두고 목표 임피던스를 구한다.

Fig. 3. Equivalent impedance of power distribution network

Fig. 4. Impedance profile of power distribution network

2.3 커패시터의 등가 회로 모델

디커플링 커패시터의 실제 모델에서는 Fig. 5와 같이 그림 내부 전극과 단자(Terminal)에 의한 기생 성분이 존재한다. 이 커패시터의 실제 모델은 커패시턴스와 등가 직렬 인덕턴스, 등가 직렬 저항이 존재한다. 단자를 기준으로 RLC 직렬회로 모델로 나타낼 수 있다. 식(4)은 커패시터의 등가 회로 모델의 임피던스 식을 나타낸다.

Fig. 6은 커패시터 실제 모델의 주파수 영역에서 임피던스 특성이다. 커패시터 RLC 모델을 주파수 영역에서 나타내면 저주파 대역에서는 커패시터의 임피던스 특성을 가진다. 따라서 주파수가 증가함에 따라 임피던스가 감소한다. 커패시터는 특정 주파수에서 커패시턴스와 커패시터의 기생 인덕턴스에 의한 리액턴스 합이 0이 되는 공진이 생긴다. 이때의 주파수를 커패시터의 자기 공진(Self Resonance) 주파수라고 한다. 자기 공진 주파수에서 임피던스는 등가 직렬 저항값이다. 커패시터의 자기 공진 주파수는 식(5)과 같이 구할 수 있다. 자기 공진 주파수보다 큰 주파수 영역에서는 커패시터의 등가 직렬 인덕턴스 특성에 의해 주파수가 높아질수록 임피던스가 증가하게 된다.

Fig. 5. Real model of capacitor

Fig. 6. Impedance characteristics of a real model of a capacitor

2.4 커패시터의 커패시턴스 및 기생성분 값에 따른 임피던스 영향 분석

주파수 영역에서 커패시터의 커패시턴스와 등가 직렬 저항값과 등가 직렬 인덕턴스 값에 따른 임피던스 값을 분석한다. Fig. 7은 커패시턴스 값에 따른 커패시터의 임피던스 특성을 나타낸다. 식(5)에 따라 커패시터의 커패시턴스 값이 증가하면 커패시터의 자기 공진 주파수는 낮아진다. 따라서 넓은 주파수대역에서 전원 분배망의 임피던스를 안정적으로 유지하기 위해서 커패시터의 자기 공진 주파수를 고려하여 여러 용량값의 커패시터를 병렬로 배치하여 사용한다.

Fig. 7. Impedance characteristics depending on capacitance value

Fig. 8은 커패시터의 등가 직렬 저항값의 변화에 따른 임피던스 특성을 나타낸다. 커패시터의 자기 공진 주파수에서 용량성 리액턴스와 유도성 리액턴스의 합이 0이 되기 때문에 커패시터의 등가 직렬 저항값에 따라 임피던스 특성이 결정된다.

Fig. 8. Impedance characteristics depending on equivalent series resistor value

Fig. 9는 등가 직렬 인덕턴스 값의 변화에 따른 커패시터의 임피던스 특성을 나타낸 그림이다. 식(5)에 따라 커패시터의 등가 직렬 인덕턴스 값이 증가하면 커패시터의 자기 공진 주파수는 낮아진다. 또한 PCB 상에 커패시터를 부착하면 실장 인덕턴스가 증가하게 되면서 커패시터의 자기 공진 주파수 이후의 주파수 영역에서 높은 임피던스 값을 갖게 된다.

Fig. 9. Impedance characteristics depending on equivalent series inductance value

2.5 MLCC의 등가 회로 모델과 임피던스 특성

PCB에서 디커플링 커패시터로 MLCC(Multi Layer Ceramic Capacitor)를 많이 사용한다. MLCC는 적층형 세라믹 커패시터로 Fig. 10과 같이 내부는 여러 전극과 유전체로 구성된다. MLCC의 구조를 등가 회로 모델로 나타내면 Fig. 11과 같이 전극의 등가 직렬 저항과 등가 직렬 인덕턴스를 포함한 형태로 나타낼 수 있다.

Fig. 10. Structure of MLCC

Fig. 11. Equivalent model circuit of MLCC

MLCC의 단자를 기준으로 내부의 커패시터가 적층형으로 병렬 구성되었기 때문에 일반적인 세라믹 커패시터보다 등가 직렬 저항값이 작다. 따라서 MLCC의 커패시턴스가 증가하면 등가 직렬 저항의 크기가 감소한다. 일반적인 커패시터의 임피던스 특성은 커패시턴스가 클수록 자기 공진 주파수가 낮다. 따라서 MLCC의 주파수대역에서 임피던스 특성은 Fig. 12과 같이 커패시터의 자기 공진 주파수가 감소할수록 등가 직렬 저항값이 작다.

Fig. 12. Impedance characteristics depending on capacitance value of MLCC

3.1 커패시터의 자기공진 주파수를 활용한 병렬배치법

특정 주파수대역에서 낮은 임피던스 값을 확보하기 위해서 주로 커패시터의 자기 공진 주파수를 활용하여 디커플링 커패시터를 병렬로 배치한다. Fig. 13은 커패시터의 자기 공진 주파수를 고려하여 커패시터 3개를 병렬로 배치한 회로 모델이다.

Fig. 13. Capacitor parallel placement using SRF

커패시터 3개를 병렬로 배치할 때 각 병렬 공진 주파수는 식(6)과 식(7)과 같다.

각 병렬 공진 주파수에서 임피던스 값은 식(8)과 식(9)과 같이 근사적으로 구할 수 있다.

커패시터의 수가 증가하고 전원 분배망의 기생 성분들을 고려하면 공진 주파수와 임피던스의 정확한 값을 구하기 어렵다. 따라서 시뮬레이션을 활용하여 근사적으로 값을 구한다. Fig. 14에서 1000nF의 자기 공진 주파수는 3.5MHz이고 10nF의 자기 공진 주파수는 37MHz이다. 3.5MHz에서 37MHz 범위에서 전원분배망의 임피던스가 낮게 형성하는 것을 확인할 수 있다. 일반적으로 10배 차이의 커패시턴스 값을 갖는 커패시터를 병렬로 배치하여 넓은 주파수 범위에서 전원 분배망의 임피던스가 목표 주파수 이내의 값을 갖도록 배치한다.

커패시터를 병렬로 배치할 때 하나의 커패시터의 커패시턴스와 다른 하나의 커패시터의 등가 직렬 인덕턴스의 영향으로 공진이 발생하여 Fig. 15와 같이 병렬 공진(Parallel Resonance)이 발생할 수 있다.

Fig. 14. Impedance characteristics of capacitor parallel placement using SRF

병렬 공진 주파수에서 피크값이 목표 임피던스를 초과하면 전원 분배망에서 전원 전압 변동이 발생할 수 있기 때문에 목표 임피던스 이내로 병렬 공진 피크값을 저감 해야 한다.

Fig. 15. Parallel resonance peak when placing capacitors in parallel

3.2 MLCC의 등가직렬저항을 활용한 커패 시터 병렬배치법

커패시터를 병렬 배치할 때 발생하는 병렬 공진 피크값을 저감 하기 위해 커패시터의 등가 직렬 저항값을 활용하여 디커플링 커패시터를 병렬 배치할 수 있다. Fig. 16은 커패시터의 등가 직렬 저항값에 따른 임피던스를 확인하기 위해 커패시터 2개를 병렬로 배치한 회로 모델이다.

Fig. 16. Two MLCC parallel placement model

Fig. 17는 두 개의 커패시터를 병렬 배치할 때 C1 커패시터의 등가 직렬 저항값에 따른 병렬 공진 피크값의 크기를 나타낸다. 커패시터의 등가 직렬 저항 값이 증가할수록 공진 주파수에서 에너지가 감쇠 하여 공진 피크값이 감소한다. 따라서 전원 분배망을 설계할 때 목표 임피던스를 만족하기 위해 커패시터의 등가 직렬 저항값을 고려하여 디커플링 커패시터 값을 선택하는 것이 중요하다.

Fig. 17. Change in parallel resonance peak value depending on equivalent series resistor value

MLCC의 등가 직렬 저항값을 활용하여 커패시터 값을 선택하기 위해 커패시턴스와 등가 직렬 저항값의 관계를 활용한다. 커패시턴스가 증가함에 따라 등가 직렬 저항값이 감소하는 특성을 활용한다. PCB 상에서 사용하고자 하는 모델의 데이터시트를 참고하여 커패시턴스 값과 등가 직렬 저항값의 상관관계를 구할 수 있다. Table 1은 A사의 0603/0402 크기의 특정 모델의 커패시턴스 값과 등가 직렬 저항값의 관계를 나타낸다. 커패시턴스가 감소함에 따라 등가 직렬 저항값이 증가하는 것을 확인할 수 있다. Fig. 18에서 Table 1의 데이터값을 그래프로 나타낸다.

Fig. 18. Capacitance and ESR relationship by size for specific MLCC models

이러한 상관관계를 바탕으로 근사식을 세울 수 있다. 식(10)과 식(11)은 0603/0402 크기의 MLCC 커패시터의 커패시턴스와 등가 직렬 저항값의 관계를 근사식으로 나타냈다. 이 식을 이용하여 등가 직렬 저항을 활용하여 병렬 공진 피크를 목표 임피던스 이내로 저감 할 수 있도록 커패시터 값을 선택할 수 있다.

4.1 기존의 디커플링 커패시터 배치법의 임피던스 시뮬레이션

기존의 커패시터의 자기 공진 주파수를 활용한 디커플링 커패시터 배치에 따른 전원 분배망의 임피던스 값을 시뮬레이션한다. Fig. 19는 PCB 전원 분배망의 구성 요소들을 나타냈다^[11]. 디커플링 커패시터 위치는 최대한 IC의 전원에 인접해야 한다^[12]. Fig. 20은 기존의 전원 분배망의 구성요소의 기생성분을 고려하여 등가 회로 모델을 나타낸다. 디커플링 커패시터는 동일한 크기의 MLCC를 사용하였으며 제조사에서 제공하는 기생성분 값을 고려하여 시뮬레이션을 수행한다.

Fig. 19. Location of decoupling capacitor on PCB

전원 분배망 임피던스 분석을 위해 MCU의 목표 임피던스를 구해야 한다. MCU의 전기적 사양은 Table 2와 같다. 이 사양을 바탕으로 식(3)을 이용하여 목표 임피던스를 구할 수 있다.

Fig. 20. Original PCB decoupling capacitor placement

Fig. 21은 기존의 등가 회로 모델의 전원 분배망 임피던스 값을 시뮬레이션한 결과이다. 2.2uF의 자기 공진 주파수 2.4MHz부터 10nF의 자기 공진 주파수 35MHz까지 낮은 임피던스를 형성 하지만 C3의 등가 직렬 인덕턴스의 영향으로 87MHz에서 병렬 공진이 발생한다. 병렬 공진 피크값은 목표 임피던스 1.3Ω을 초과한다.

Fig. 21. Parallel resonance peak of original capacitor placement

4.2 등가 직렬 저항값을 활용한 디커플링 커패시터 배치법의 임피던스 시뮬레이션

기존 디커플링 커패시터 배치법에서 목표 임피던스를 초과하는 병렬 공진 피크 문제를 해결하기 위해 커패시터의 등가 직렬 저항값을 활용한 병렬 배치 방법의 임피던스 값을 시뮬레이션한다. 각 공진 대역의 병렬 피크값을 감소시키기 위해 병렬로 여러 커패시터를 배치한다. Fig. 21에서 87MHz에서 발생하는 병렬 공진 피크를 저감 하기 위해서 해당 주파수대역에서 기존의 커패시터의 등가 직렬 저항값보다 큰 값을 갖는 커패시터를 선택해야 병렬 공진 피크값이 저감된다. 식(10)의 근사식에 따라 등가 직렬 저항을 고려하여 목표 임피던스 값보다 작고 기존의 100nF보다 등가 직렬 저항값이 크도록 커패시터 값을 선택한다. Fig. 22과 같이 기존의 100nF을 C3 2nF으로 수정하여 디커플링 커패시터를 배치하였다.

Fig. 22. Modified PCB decoupling capacitor placement

Fig. 23에서 수정된 디커플링 커패시터 배치의 임피던스 시뮬레이션 결과를 나타낸다. 기존의 커패시터 배치의 87MHz에서 목표 임피던스를 초과하는 병렬 공진 피크값이 저감 되어 목표 임피던스를 만족하는 것을 확인할 수 있다. 여러 병렬 공진 피크가 목표 임피던스를 초과할 경우 추가로 커패시터를 병렬로 배치한다.

Fig. 23. Comparison of impedance values between original and modified capacitor placement