2.1 GaNFET modeling

1980년대부터 GaN HFET 소자 모델링을 위한 다양한 모델들이 개발되었다. 초기 모델은 실험적인 결과를 기반으로 한 실증적 모델이 주를 이루었으며 이들은 물리적 기반보다는 수식적 표현에 중점을 둔 특성을 가졌다. 이후, 1990년대 개발된 Angelov 모델^[12]과 EEHEMT 모델^[13]은 간단하고 실험적으로 모델링이 가능한 장점으로 인해 현재까지도 널리 활용되고 있다. 반면, MVSG 모델^[11]은 물리적 기반의 수식을 사용하며 기존 모델들의 단점을 보완하여 개발되었다. MVSG 모델은 변수의 개수가 Angelov 및 EEHEMT 모델과 비교했을 때 상대적으로 적어 모델링 시간과 복잡성을 줄일 수 있는 장점을 가지고 있다. 또한, 3D 소자 시뮬레이션을 비롯하여 다양한 환경에서 시뮬레이션이 가능하다는 특징을 가지고 있어 본 연구에서는 MVSG 모델을 활용하여 E-mode HFET 모델링 연구를 수행하였다. 해당 모델은 전자 이동도 포화 현상, 트랩 효과, 자가 열화 현상 등과 같은 GaN HFET의 비이상적인 효과들을 모두 고려하여 디자인되었다는 특징을 가지고 있다.

해당 모델은 GaN FET의 채널 영역을 source와 gate 사이의 영역, gate 하부 영역 및 gate와 drain 사이의 영역으로 나누어 계산하며 GaN FET의 드레인 전류 ($I_{D}$)는 다음과 같은 식(1)로 표현할 수 있다.

위 식(1)에서 $W$는 소자의 폭 (Width), $v_{s}$는 포화 속도 (Saturation velocity), $Q_{is}$는 채널 시작점의 전하량, $Q_{id}$는 채널 끝점의 전하량, $F_{S}$는 포화 함수 (Saturation function)를 나타낸다. 여기에서 채널 시작점의 전하량 ($Q_{is}$) 및 채널 끝점의 전하량 ($Q_{id}$)은 다음과 같은 식(2)와 식(3)으로 각각 나타낼 수 있다.

위 식(2)와 식(3)에서 $C_{g}$는 게이트 커패시턴스 (gate capacitance), $\phi_{t}$는 열 전압 (thermal voltage), $n$은 하위 임계값 계수 (sub-threshold coefficient), $V_{GD}$는 게이트-드레인 (gate-drain) 사이의 전압, $V_{GS}$는 게이트-소스 (gate-source) 사이의 전압, $F_{f}$는 페르미 함수 (Fermi function)를 의미하며 포화 함수 ($F_{S}$)는 식(4)와 같이 주어진다.

위 식(4)에서 $V_{Dsat}$는 포화 전압 (saturation voltage), $\beta$는 saturation 파라미터 (saturation parameter)를 의미한다.

또한, 위의 식(4)에서 gate 전압에 대한 각 영역의 전하 밀도를 미분함으로써 source 및 drain 영역의 커패시턴스 (capacitance)를 각각 계산할 수 있으며 이 분석을 통해 GaN FET의 동적 (Dynamic) 특성을 추출할 수 있다.

이를 활용한 GaN 소자의 모델링 및 회로 시뮬레이션을 위해 E-mode p-GaN/AlGaN/GaN HFET 소자를 실제 제작하였으며, Fig. 1은 본 연구에서 제작된 소자의 단면과 주사전자현미경 (scanning electron microscope, SEM) 이미지를 보여준다. 제작된 소자의 구조는 1μm의 gate 전극 길이, 1μm의 gate overhang 길이, 3μm의 E-mode 동작을 위한 p-GaN 층의 길이를 가지며, gate-source 길이 ($L_{gs}$)와 gate-drain 길이 ($L_{gd}$)는 모두 1.5μm이다. Fig. 2는 실제 제작된 소자에서 측정된 특성과 fitting된 모델의 특성을 비교하며, Keithley 4200A-SCS 반도체 파라미터 분석기를 이용하여 소자 측정을 수행하였다. 측정 결과 및 모델링 결과의 문턱전압이 모두 2.4V로 일치하고 게이트 전압이 4V를 지나면서 측정 결과와 모델링 결과 모두 포화 (saturation)가 시작되는 것을 확인하였다. 비록 7V의 게이트 전압에서 측정된 소자 결과보다 모델링 결과가 약 5mA/mm가 크게 나왔지만 전달 컨덕턴스 (transconductance) 및 출력 특성 (output characteristics) 모두 측정된 소자 결과와 모델링 결과가 일치하는 것을 확인하였다. 게이트 커패시턴스 그래프를 통해 문턱전압 부근에서 커패시턴스가 증가하는 것을 확인할 수 있었고 모델링 결과에서 실제 측정 결과보다 완만한 기울기로 커패시턴스가 증가하는 것을 확인하였다. 이러한 비교 분석을 통해 모델링에 사용된 물리적 및 수치적 파라미터가 소자에서 측정된 특성과 모델이 일치하도록 파라미터를 조정하고 최적화하였다. 모델링을 위해 최적화된 파리미터 값들을 Table 1에 정리하였다.

Fig. 1. (a) Cross-sectional view and (b) Scanning electron microscope (SEM) image of the fabricated p-GaN/AlGaN/GaN E-mode HFET

Fig. 2. Comparison between measurements and modeling results of the fabricated device: (a) transfer current-voltage (I-V) characteristics, (b) transfer transconductance characteristics, (c) output I-V characteristics, and (d) gate capacitance-voltage characteristics

2.2 Monolithic GaN 단위 블록 회로 제작

본 연구에서는 제작된 GaN 기반 소자의 모델링 결과를 활용하여 E-mode GaN HFET 및 2DEG 저항값을 도출하고 이를 바탕으로 Logic 회로의 기본 구성 요소인 인버터 (Inverter) 회로, NOR gate, NAND gate를 설계하였다. 인버터 회로에서 2DEG 저항은 출력 전압 조절에 필수적이며 NOR 및 NAND gate 설계에도 출력 전압 조절을 위해 2DEG 저항은 중요하다. 이에 따라, logic 회로의 출력 전압을 0.5V 미만으로 유지하기 위한 소자 크기 및 2DEG 저항값을 모델링 결과를 바탕으로 한 SPICE 회로 시뮬레이션을 통해 결정하였다. 이후, E-mode GaN 트랜지스터와 2DEG 저항 기반의 GaN logic 회로를 단일 집적화 공정으로 직접 제작하고 출력 전압 및 특성을 확인하였다.

본 연구에서 사용된 GaN 웨이퍼의 에피 구조는 1mm 두께의 (111) 결정성을 가진 Si 기판 위에 1.7μm 두께의 GaN 버퍼층이 있으며, 그 위에 200nm 두께의 GaN 채널층, 0.7nm의 AlN 중간층, 15nm 두께의 Al0.2Ga0.8N 장벽층, 70nm 두께의 p-type으로 도핑된 p-GaN 층이 순차적으로 존재한다. 회로 제작 공정에서는 우선 아세톤과 이소프로필알코올 (Isopropyl alcohol, IPA) 용액을 이용하여 표면 유기물 및 오염 물질을 제거하였다. 이후, p-GaN 층을 gate 하부 영역을 제외하고 Selective- etching 기법^[14]을 활용하여 모두 식각하였으며 소자 간의 격리 (Isolation)를 위하여 BCl3/Cl2 기반의 MESA 공정을 진행한 후 산화규소 (SiO₂) 패시베이션 (Passivation) 층을 100nm 두께로 증착하였다. 다음으로 Ohmic 전극과 gate 전극이 증착될 영역의 passivation 층을 제거한 후 뛰어난 특성의 Ohmic 접합 형성을 위해 Ohmic 접합 영역 아래의 AlGaN 층을 식각 공정을 통해 모두 제거하였다. Ohmic 접합 형성의 경우, 전자빔 증착기를 사용하여 Ti/Al/TiN (=30/150/20nm) 금속들을 순차적으로 증착하였으며 550℃에서 30초 동안 열처리를 수행하여 마무리하였다. 마지막으로 두 번째 SiO₂ passivation 층을 증착한 후 gate 전극 영역의 passivation 층을 제거한 뒤 gate 전극으로 TiN/Ti (=50/150nm) 금속들을 전자빔 증착기를 이용하여 증착하였다.

Fig. 3은 제작한 인버터 회로의 현미경 사진과 주사전자현미경 (scanning electron microscope, SEM) 이미지 및 NOR gate, NAND gate의 현미경 사진을 보여주며, 인버터 회로 측정 결과는 Fig. 4에 나타내었다. 모든 회로는 6V의 전압 ($V_{DD}$)을 인가하여 측정하였으며 inverting 전압은 2.9V, 저전압 레벨 잡음 여유 (Low-level noise margin)와 고전압 레벨 잡음 여유 (High-level noise margin)는 각각 2.6V와 2.0V로 안정적인 회로 동작 특성을 보였다. 또한, 측정된 출력 전압은 0.3V로 0.5V 미만의 출력 전압이 유지되는 것을 확인하였다.

Fig. 5는 NOR gate 및 NAND gate 회로 측정 결과를 보여준다. NOR gate 및 NAND gate 회로는 Dual-gate 구조를 사용하여 구현하였으며 NOR gate 회로에서는 두 입력 신호 중 하나라도 높은 상태로 인가되면 출력 전압은 낮은 상태의 값으로 출력된다. 반면, NAND gate 회로에서는 두 입력 신호가 모두 높은 상태일 때 트랜지스터가 ON 상태가 되어 출력 전압이 낮은 상태의 값으로 출력되는 결과를 확인하였다. 본 연구는 GaN logic 회로를 구현하는 데 있어서 MVSG 모델링을 활용하여 E-mode로 동작하는 p-GaN/AlGaN/GaN HFET 소자의 파라미터를 추출하고 이를 기반으로 실제 소자 크기 및 2DEG 저항값을 최적화하여 단일 집적화 공정을 통해 GaN logic 회로를 제작하였다. 제작된 GaN logic 회로는 0.5V 미만의 출력 전압을 유지하며 안정적으로 동작하는 것을 확인하였고, MVSG 모델링의 타당성을 입증하였다.

Fig. 3. (a) Microscopic and (b) Scanning electron microscope (SEM) images of the fabricated inverter logic circuits. Microscopic images of the fabricated (c) NOR gate and (d) NAND gate circuits

Fig. 4. (a) Voltage transfer and (b) time domain characteristics of the fabricated GaN inverter at 1, 50, and 500kHz

Fig. 5. (a) Different input voltage conditions. Voltage transfer characteristics of (b) NOR gate and (c) NAND gate logics under different conditions